d********e
发帖数: 6814 | 1 就是店里下单店里付钱寄到家里的。。。
在add receipt里面有store，catolog,staples.com
选第二个还是第一个呀?
谢谢 |
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b*******h
发帖数: 31 | 2 sunnyday 说的改学分。其实学生的学分(credit hour)还是3学分.老师的课时（
contact hour) officially (based on university academic catolog),仍然是3课时
。给我安排的teaching schedule也是每周3小时。教了8年了，一直是按三课时算。
他改课时的唯一目的就是要满足9课时。只是玩数字游戏。本质上根本改不了。学校的
信息系统我估计也不能让他这么改。我夏天因为工资的事还确实跟他找茬了，也知道我
不是软柿子的。正因如此，他才改课时以满足9课时的要求，以前让我多教，是公然的
。这次是玩数字游戏，把我当傻子。
老美真不是东西。
By the way, 回sunnyday， 我那一年是SERVICE拿了一个GOOD。 TEACHING一点问题没
有，还获得了全校的excellence award. 研究也很出色。 |
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t********w
发帖数: 347 | 3 从stanza里打开epub(掌上书院)， 总说＂catolog is empty". 请支招， 非常感谢。 |
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w*e
发帖数: 740 | 4 可否告知具体的clone ＃ 或者catolog ＃ ？
我看roche有不止一个。
谢谢 |
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m*****t
发帖数: 3477 | 5 说的就是ASIC。
FPGA是已有硬件，只是重新config。是纯粹的programing。如果platform上没有某种器
件，你再怎么code，也没用。
ASIC可以自动生成layout，但那是new customized，多少算是design。只要fab提供某
种器件，你可以加到lib里来完成你的design。
其实现在catolog的analog也可以半自动layout，只是performence不见得最佳。需要
special attention的主要就是matching pair, low noise (isolation的选择)，和
power IC(distribution balance)。
最关心layout的，是RF/MM IC。
layout auto的提高一方面是CAD越来越强大，另一方面是device model kit越来越复杂
了。很多layout dependency，像LOD，WPE，PEX都已经包含在model里了。反正在deep
submicron器件数字模拟特征都模糊了。 |
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M*******g
发帖数: 224 | 6 我是BIOCHEM 的master,BIO 的under, 所以想尽量免掉一些课。我申请的是社区大学，
pre-requirst 要15个学分，一个学期选下来很累，也是我想免课的重要原因。这样的
话，我做评估用那种好？是course-by-course 还是 catolog-match好 ？ 还是其他？
期待前辈回答
谢谢！ |
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