q*******n
发帖数: 52 | 1 普通Amplifier 加Pmos and resistive feedback 搭的LDO.
For example,100khz BW, Cload 0.1uF.
输出端current load step up from 0 to 20mA.
一般能找到公式说，开始 loop 来不及反应, 靠Cload提供瞬时charge,
spike voltage:
vmax = I * t / cload, t is the loop respond time.
Question: how much to estimate t ? something about 1/BW ? looks much faster
than 1/BW.
Thanks. |
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h********t
发帖数: 555 | 2 答案很简单，你这里的主放大器是开环运行，其实根本就没有doublet的问题。
当然99%的情况下，主放大器将用于闭环运行。 在很多情况下，比如开关电容电路，反馈控制回路，通常希望 放大器能够快速 settle. doublet 会影响反馈系统的settling time.
doublet 是指 环路增益 (overall amplifier feedback loop gain) 的 零点和极点。零点当然来自于辅助放大器的 unit gain frequency。 极点 = Beta* gm1/CLoad
Beta 是主放大器用于闭环运行情况下的反馈系数。
具体设计，建议让辅助放大器的 unit gain frequency 不小于 2* Beta* gm1/CLoad
of |
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ET
发帖数: 10701 | 3
反馈控制回路，通常希望 放大器能够快速 settle. doublet 会影响反馈系统的
settling time.
。零点当然来自于辅助放大器的 unit gain frequency。 极点 = Beta* gm1/CLoad
而gain-boosting structure本来就是feedback 系统。
2-stage amplifier，用zero去cancel non-domaint pole，如果不能完全cancel，也算
一个doublet.
正因为cancel了，loop transfer function才看起来是single-pole roll off.
doublets的影响的确是在接成feedback（unite gain opamp)产生的。 建议让辅助放大
器的 unit gain frequency 不小于 2* Beta* gm1/CLoad |
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b********r
发帖数: 7725 | 5 cloak是这样的，如果你坐在titan里，那基本是不能分辨。如果你还没进titan，大体
能看见水印。cload对于所谓“肉眼”的效果比较差。
另外，除非你开火，否则cloak是不会取消的，即便你在跑动。 |
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ET
发帖数: 10701 | 6 你不需要包括所有的parasitic caps. 就把output “cload”, drain terminal cap，
"c1" of input transistor, and output cap, "Cc" of auxuliary amplifier 放那。
当然，在设计中Cc 的大小比较关键。这样才能保证 w(dominat)
nt 去加速setting.
gm/Id是个design methodology, 理解这个未必需要懂这个。
btw, gm/Id方法真得很好用。
第2，feedback loop对分析这里的pole/zero很关键。
从本质上，gain-boosted amplifier 展现的是single-pole roll-off characteristic
,所以它的stability不是个大问题。他的主要问题是setting time/error - 对大信号而
言。
"
impedance |
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l****o
发帖数: 184 | 7 Very good point!
但是在output node of additional amplifier是不是会有一个pole呢？这个pole应该
会在closed loop -3dB frequency之内吧？
反馈控制回路，通常希望 放大器能够快速 settle. doublet 会影响反馈系统的
settling time.
。零点当然来自于辅助放大器的 unit gain frequency。 极点 = Beta* gm1/CLoad |
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s*****o
发帖数: 22187 | 8 为什么cascode要画成gm2(v4-v2)//c3呢？c3不是cascode的gate吗？为什么不是//
cload? |
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q*******n
发帖数: 52 | 9 谢谢大家的讨论.
不是专门做LDO去卖, 是系统里的一部分.
需要做的是把5V转成3.3V, 用来supply大概6-20mA的一块电路.(一半analog一半
digital runs at 1MHz).
有两个问题在考虑:
1. 要求Cload 0 – 0.1uF 之间都稳定, 不知道普通的miller compensation 是否够
用.
2. load current 快速变化的时候(1MHz), Vregular spike 最好小于200mV.
想先用一个cascode amplifer 加Pmos 和 Resistors 搭一下, 看看结果怎样. |
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E*****a
发帖数: 757 | 10 一般你这个level的,output cap要1uF，反正同样size，你放大点好了。
所以你的Cload不成问题的。
1MHz你的loop是不反应的。你就算算你的输出电容能抗就行了。 |
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h********t
发帖数: 555 | 11 Assuming the poles of the OpAmp and 1/(Cload*Rd) are located at high
frequency, then 3db bandwidth of the circuit you are showing is determined
by R and C of the node vx.
if you ignore cp, (assume cp is 0), the output resistance looking into vx is
1/((1+A)*gm). Capacitance load is C2. pole = 1/RC=(1+A)gm/C2
Note: if we ignore Cp, the equivalent load capacitance to Vx is C2 only. The
reason is simple. if you apply at test current source at vx, the current
won't go to C1, because it is assumed ... 阅读全帖 |
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