w******f
发帖数: 8 | 1 Learning VHDL using a FPGA board from Digilent. i have a very basic question
works withtout specifying clock frequence? |
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d***a
发帖数: 13752 | 2 这个做master thesis足够了。Approach是对的。做成了以后的
好处，是能在FPGA做各种各样的实时数字信号处理算法，对新
sensor的研究来说很重要。用一台计算机做不到实时。
Xlinux的工具还算好用。这个系统，至少要做一个学期吧。 |
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a****l
发帖数: 8211 | 3 让你做graduate project的目的就是让你自己figure out这些tricks,不是吗?否则还要这个学习的过程干什么?自己多努力吧.
从道理上说,这种东西是很好做的,不应该有什么困难的.fpga也未必是唯一的最好的选择,不过没有specs,谁也说不清你现在的东西到底能做到什么程度,除非你有兴趣把全部的细节写出来,不过我看真的懂的人也未必有兴趣去仔细研究你的graduate project. |
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a******n
发帖数: 293 | 4 概念上来说，不算难，音频信号速度要求不高，小心FPGA和电脑的communication就是
了。不过对新手来说是够呛。 |
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a******n
发帖数: 293 | 5 还有，一般FPGA的验证板开发商卖板子的时候会给一套document，然后里面会有一些简
单的例子demo怎么用各个interface，你要是能吧那些code找到，改改就能用了。 |
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b*******2
发帖数: 2121 | 6 能否详细讲解一点? 那实时处理用什么比较合适?
我之前也有用过一点点labview 来control FPGA的小工作,不过不是实时处理,只是读取
数据而已.其他工具用什么比较合适呢?
多谢 |
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a**i
发帖数: 419 | 7 啊，没仔细看原贴。我以为只是labview和它的数据采集卡而已。又仔细看了看，原来
是用labview对FPGA编程。这样的话，应该能完成你需要的工作。
不过，先打听一下价格吧。从描述的功能上来看，这东西不便宜。 |
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d*******l
发帖数: 2567 | 9 you should be able to find something in either FPGA/power electronics area
if you
have at least 2-3 years of expperience or equivalent. |
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l*****x
发帖数: 3431 | 10 fpga主要是在军工那边找人，职位空缺多但是外国人很难进去 |
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z******a
发帖数: 582 | 11 FPGA 主要偏军工，这个确定吗？求正解。
我现在也在选方向,开始还想选这个，要是偏军工，我就不选了。
另外Embedded System怎么样，也偏军工吗？
Thanks in advance. |
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c*******r
发帖数: 275 | 12 做fpga不太需要懂layout吧， 基本就是用tool，又不是analog。 |
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z*****n
发帖数: 447 | 13 类似CPU，FPGA是否也支持Active, Standby, or Sleep等模式，从而在轻负载的时候节
省能源？ |
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d****o
发帖数: 1112 | 14 FPGA本身不支持，不过你可以自己写逻辑支持这些功能啊。 |
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T******T
发帖数: 3066 | 15 FPGA has the capability of gated clock conversion, embedded CPU clock gating
wit WFI mode, dynamic clock mux which could be used to switch to a low
rated clock etc.
You can also implement sleep modes by implementing RTC island(with wakeup
capability), and using locally fanned out soft resets to hold all other
blocks in quiescent state. Pretty much the only thing you can not do is to
run the chip at a reduced voltage, or turn off/on the voltage regulators.
Otherwise, you can always figure out a |
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d****o
发帖数: 1112 | 17 第二个可能不对。。。FPGA一般要求固定的电压，对于core来说往往还要求+/-3%，降低
电压一般不可行
development.
design |
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T******T
发帖数: 3066 | 18 Yeah, but that's vendor's own hardware low power support and if you count on
that solely for power reduction, then you're gonna be tied with that device
family.
I would prefer to do something more generic, and only in addition use the
device specific methods. That way, if your design was ported to another FPGA
family, you wouldn't have to re-design the whole low power architecture. |
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d****o
发帖数: 1112 | 19 microp-controller or processor is far more flexible to deal with low power.
FPGA definitely comsumes more power. |
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s*****y
发帖数: 1974 | 20 能找到工作，比不上cs
长远工作应该有，薪水还可以，暴发户估计困难点
哦对了，很多做过FPGA小项目就声称懂VLSI的不在上述之列
不是说你啊，呵呵，简历里见过太多这样的人 |
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a*****8
发帖数: 261 | 21 牛人，能不能展开说说。。。
另外，敢问牛人做什么方向的？
我就是做FPGA 的。感觉和嵌入式系统更靠谱。。。 |
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m*****t
发帖数: 3477 | 23 我那天看到一个帖子，讲FPGA用在金融领域，似乎是利用其并行计算建模的性能优势，
以硬件替代软件。
这里有谁了解的，给说说看。 |
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a*****8
发帖数: 261 | 24 大牛此话怎讲？是指PCB 超级简单，还是FPGA 的VHDL 超级简单？ |
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a*****u
发帖数: 157 | 25
超算这块FPGA完全被GPU干掉。。一点没胜算。。工作频率，硬件效率差太多。。
可能就RANDOM NUMBER GENERATION还能比比，其它计算方面都远远不如。。 |
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s*****y
发帖数: 1974 | 26 搞FPGA的要去搞算法，
搞算法的要去搞软件，
搞软件的要去搞quant,
搞quant的要去搞trader，
搞trader的说，你们都搞完了，让我搞谁去？
呵呵 |
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r*******n
发帖数: 3020 | 27 what about GPU vs FPGA? |
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m**e
发帖数: 323 | 28 还有人用DC FPGA?
一般LUT的function用INIT value表示就可以了，
详情参见xilinx的document.
, |
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I***a
发帖数: 704 | 29 有谁用过Precision或者Synplify来综合FPGA的？
综合后的结果是以什么格式导入到Quartus或者ISE里的？
thanks. |
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S******s
发帖数: 5376 | 30 本身做FPGA emulation这块算是ASIC verification engineer的活儿吧
所以我估计要转也就能转做verification
何不学学embedded呢？
做系统比做芯片赚钱吧？
仅供参考！ |
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T******T
发帖数: 3066 | 31 What's your utilization % ? Virtex5? What Freq are you trying to close
timing at ? How much are you over on your worst path delay ?
Are you constraining your design or letting the tool just go at it? Have
you properly defined all your clock domains, false path and multi-cycle path
in the constraint file ? Any non-converted clock gates or Clock mux in
your .srr synthesis report? That could screw up the clock tree for FPGA as
well. |
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a*****u
发帖数: 157 | 32 it seems your question is: i really know nothing about FPGA, how can i get
my design right...
to be honest, there is no sush shortcut..read the tool manual first, it will
answer all your question like how to set timing constraint and how to use
floorplan...don't expect someone on bbs can teach you.. |
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T******T
发帖数: 3066 | 34 Ok, here is a short example of syntax for xilinx .ucf , if one's using
synplicity for FPGA synthesis, the standard .sdc constraint file should be constructed to allow the synthesis tool to perform early timing analysis and allow additional optimizations to lessen the load on PNR tools.
##########################################################
########
#I/O constraints
########
NET "A" LOC = A11
NET "B" LOC = A12 | PULLUP;
.....
########
#Clock constraints to define all clocks in your design
#... 阅读全帖 |
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n*********8
发帖数: 26 | 35 最近开始学习VHDL，老师留了2个Project,都是关于用Xilinx Spartan3 board实现：控
制2个4位BCD digits（8个switches）同时显示对应的LEDs和2个7-seg数字。用3个push
buttons（Reset, Load, Read）实现对数字的复位，加载和读取功能。另有1个button
用来在MSD和LSD间转换。
我已经看了很多资料，但由于之前没学过，所以对程序语句不是很了解，看得云里雾里
。。知道这里很多懂FPGA的高手，所以想当面请教一下(我在南加LA东区)。如果您帮忙解
决了问题，我愿意
对您的辛勤付出作出适当补偿。
请乐于助人的高手站内联系我。感谢大家！！ |
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s*****t
发帖数: 987 | 36 ee的应该都没问题
读读手册，我觉得你可能是不知道怎么配置fpga吧？写着代码应该很简单 |
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i**********6
发帖数: 211 | 37 请问这类工作强度大，进度紧吗？工作时间朝八晚六能保证不？项目杂不杂，会几个同
时进行吗？
因为想读个part time学位。所以对时间精力比较关心。现在做的工作是半技术半
project coordinate性质的，项目周期特别短（两三天而且特别费精神），且几个项目
一把抓。老板分配项目，有时一天的assignment来回变几次。而且是个出责任时负责顶
缸的角色，所以压力大时间紧。在这个职位上我在职考G都感觉十分勉强。
sorry, 抱怨得有点多了 ，恳请各位给点建议。
听说FPGA Verification上手还比较容易，我以前没经验但是EE本科毕业的，想试试看 |
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l*******a
发帖数: 67 | 38 22号投了一封简历，昨天就收到了电话，然后直接约了面试，一个FPGA design
engineer的职位。反映真快。。。有点措手不及。
我面试没面过几次，但觉得他家好奇怪，怎么没电面，而且也不是最后一轮的on site
，听小秘讲就是跟一个manager技术面并且还是当天才定下来是哪个manager来面我，看
谈话情况怎样大概面1，2个小时。如果进入到下一轮再继续面。问题是我现在刚上班没
几个月，正在骑驴找马，要这么折腾我不知道怎么才可以请假圆过去啊，不能老请病假
吧。
然后面经也找不到，一点底都没有。。。以前面的职位都说application方面的，感觉
对方讲的比你讲的还多，偶尔讲累了出个题给你做做，也碰到过老中上来就扔一份试卷
的，那次狠惨痛，答出不到30%，所以心有余悸啊。。。
希望有过他家经验的前辈不吝赐教，回头一定上来补面经答谢。 |
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l*******a
发帖数: 67 | 39 22号投了一封简历，昨天就收到了电话，然后直接约了面试，一个FPGA design
engineer的职位。反映真快。。。有点措手不及。
我面试没面过几次，但觉得他家好奇怪，怎么没电面，而且也不是最后一轮的on site
，听小秘讲就是跟一个manager技术面并且还是当天才定下来是哪个manager来面我，看
谈话情况怎样大概面1，2个小时。如果进入到下一轮再继续面。问题是我现在刚上班没
几个月，正在骑驴找马，要这么折腾我不知道怎么才可以请假圆过去啊，不能老请病假
吧。
然后面经也找不到，一点底都没有。。。以前面的职位都说application方面的，感觉
对方讲的比你讲的还多，偶尔讲累了出个题给你做做，也碰到过老中上来就扔一份试卷
的，那次狠惨痛，答出不到30%，所以心有余悸啊。。。
希望有过他家经验的前辈不吝赐教，回头一定上来补面经答谢。 |
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m*******5
发帖数: 24 | 40 Hi
Virtex-6 FPGA 的lvds output 是怎么工作的？如果我是要传输8位的信号需要用
serializer么？在选择外部设备的lvds receiver的时候有什么标准？需不需要
deserializer?
谢谢！ |
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b***i
发帖数: 3043 | 41 高速电路标准可以相互转换,比如PECL, CML, LVDS等。如果你说的8位就是给8路的输出
，那么就用8个LVDS的差分输出，到8个你的负载。对FPGA而言，这个输出就是数字的输
出，0伏到几伏表示0到1。 |
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m*******5
发帖数: 24 | 42 这个8位就是8bit的控制信号，这就是说要给出8 channel的lvds 输出，每个bit用一个
channel?
但是测试芯片io不是lvds,所以就需要一个8channel的lvds receiver?
lvds receiver的输出速率和输入速率是一样的么？还是说要用另一个clock来控制？
fpga的输出和负载是怎么连接的呢？用wire?
Thanks in advance! |
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m********o
发帖数: 796 | 43 看verilog，它的语法那么接近C，FPGA最后都能实现为电路，很厉害啊。。。 |
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m********o
发帖数: 796 | 44 哈哈,FPGA是挺牛的啊，虽然基本结构不复杂，但是人家的综合，优化之类的还是挺厉
害的啊~~ |
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g*********e
发帖数: 14401 | 46 不神奇 俺做fpga综合 基本就是比较老的东西tune来tune去 再缝缝补补 |
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p******a
发帖数: 130 | 47 想请教一下各位，用FPGA无线实时收发大量数据的话，用什么协议／接口比较好? |
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p******a
发帖数: 130 | 48 谢谢。还想请问一下FPGA使用wifi的话是不是得上 Nios II 软核？ 另外光传输是不是
指用光线传输？ |
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s****s
发帖数: 2 | 49 大家好，本人在读Phd即将毕业，做过的项目包括radar remote sensing，computer
architecture，cache coherence等方向，现在毕业的主要方向是基于FPGA的network
security monitoring。毕业在即，希望能有相关方向的审稿机会。如果有哪位大侠有
合适的机会可以推荐，请站内联系我，万分感谢。 |
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d********3
发帖数: 7 | 50 大家好，本人PHD， 工业界两年前端设计两年经验，希望能有相关方向的审稿机会。如
果有哪位大侠有合适的机会可以推荐，请站内联系我，万分感谢。
研究方向：
Computer Arithmetic, Computer Architecture, High-performance Reconfigurable
Computing， Digital ASIC/FPGA Circuit Design and Optimization |
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