C**********8
发帖数: 8 | 1 good news after hour:
Netlist signs deals with IBM, HP |
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f********e
发帖数: 325 | 3 【 以下文字转载自 JobHunting 讨论区 】
发信人: freedeluge (Inevitable), 信区: JobHunting
标 题: 招人 - Sr. Physical Design Engineer
发信站: BBS 未名空间站 (Wed Oct 8 23:20:58 2014, 美东)
The successful candidate will join a highly talented, dynamic group of
engineers within Power Conversion Business Group to develop state of the art
AC/DC power control and solid state lighting control products. Individual
in this role is responsible for all aspect of digital physical design and
implementation from RTL to GDS design flow cov... 阅读全帖 |
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f*******r
发帖数: 55 | 4 【 以下文字转载自 JobHunting 讨论区 】
发信人: frankfeir (frankfeir), 信区: JobHunting
标 题: [工作机会]Synopsys Software R&D Engineer positions in MA
发信站: BBS 未名空间站 (Wed May 13 17:34:04 2015, 美东)
另外两个组在招软件研发工程师，为了避免和之前的职位混淆，另外开了一个新贴。因
为做的是同一个产品，要求和之前差不多。有意者请发简历至[email protected]
/* */
具体的Job Description如下：
职位一：
Synopsys - Marlboro MA (Boston area) - Full time - C++ place & route tool -
New graduate / Master degree
The ZeBu [1] backend team, working on compiler for the ZeBu emulator, is
expanding fast. The rout... 阅读全帖 |
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f*********r
发帖数: 674 | 5 我有一个block在一个大block里面是custom生成的gate level netlist. 有没有办法可
以让RC在综合这个大block的时候不去碰这个小block? |
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G*****m
发帖数: 5395 | 6 what's RC compiler?
我有一个block在一个大block里面是custom生成的gate level netlist. 有没有办法可
以让RC在综合这个大block的时候不去碰这个小block? |
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x**1
发帖数: 892 | 7 忙啊，狂改netlist我想杀掉前面改design的人
咳 ～～～ |
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s*******y
发帖数: 44 | 8 MOSFET单位都是um，应该没标错，而且NETLIST是从LAYOUT直接EXTRACT出来的。 |
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b******o
发帖数: 48 | 9 请教大家一个问题，是这样的，
用spectre对一个电路进行一大堆的corners simulation,然后用wavescan 打开结果，
想要看电路中一个power down信号为零时候电路功耗为多大，所以就把看整个电路的电
流信号，然后想把power down = 0的时候电流信号给 截出来，，再去算平均值。我在
wavescan里面的calculator先用clip，然后用avg这两个命令去算平均值，可是出来结
果怎么不对啊。我发现原来是clip根本没有去把这段波形给截出来，是我操作不对，还
是clip本来就不是这个功能阿，可是看open book上好像又是这个功能阿。有没有人知
道啊。谢谢 |
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t*****e
发帖数: 666 | 11 谢谢各位了。我是作数字的，fresh MSEE。其实差不多我也做好决定了。决定从大公司
了。其实也不太懂多少，小公司的大概从 gate-level netlist 一直做到tape-out。
大公司那里找乐个mentor说由她来带我。不过小公司的老板叫我好好想想，他说front-
end有往海外out-source的趋势。 |
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p***e
发帖数: 472 | 12 For example, Cadence Capture. What software does it use to convert the
graphic design into netlist? thanks. |
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f********o
发帖数: 2181 | 13 在做一个LC-OSC
发现layout以后提取的网表怎么也不起振
我把extraction的设置设成只提取电路元件不提寄生RC
然后手动把寄生二极管删了也跑不起来
因为layout后出现几千个transistor并联
手动查很麻烦, 不过LVS是正常的
这样extracted netlist应该和schematic一样吧, 因为没有任何寄生元件
是不是并联的transistor和在schematic里面设置成finger有很大差别?
从schematic的仿真来看tuning range蛮大的
不知道这些变化是不是有问题?
实在想不明白, 请高手指教
多谢 |
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b**s
发帖数: 231 | 14 做analog的，看书只是知道大概，想自己在家里学点感兴趣的。model file可以从一些
学校的课程里下到，我想知道哪里能下到free的软件，画schematic、产生netlist，和
做simulation。 |
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m****s
发帖数: 402 | 15 现在有gate-level netlist, 要做个功耗评估。不知道FPGA有什么简单的功耗估算软件？ |
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l*****x
发帖数: 3431 | 16 xilinx的网站上有免费的power data sheet，Excel格式，不知道能不能用你的netlist
当input
件？ |
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E****d
发帖数: 146 | 17 偶也想在家装一个,正在研究怎么装呢
不知道你用的什么linux, ubuntu 可不可以
公司里的都是配好的， 不好玩
公司里到是有些大牛，可是偶不懂你的问题所以也没法去问
Thanks! |
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H********o
发帖数: 346 | 18 你装的是什么版本的cadence？
我曾经装过5141 |
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b***e
发帖数: 59 | 19 在哪里搞到的？ 如果下载的，能不能给个下载链接？ 多谢！
Thanks! |
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a******e
发帖数: 80 | 22 代朋友问个问题，谢谢。
“I have a delay circuit built with 9 cascade inverters. The schematic
of this circuit was created in Cadence Virtuoso, then the netlist was
extracted and imported to SoC Encounter for layout. The problem is
that Encounter automatically eliminated 8 inverters from the circuit.
The question is: how to set Encounter to layout the circuit as it is?
Many thanks!” |
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w*****r
发帖数: 348 | 23 Does anyone know how to do gate-level simulation using ncverilog? Say I have
a synthesized gate-level netlist, and I have library file .db & .lib. A
script will be appreciated, thanks in advance. |
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s*****y
发帖数: 1974 | 24 you need a simulation software
import netlist, should be fine
have |
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w*****r
发帖数: 348 | 25 Thanks a lot for your explanation.
What I am doing now is using Power Compiler to analyze the gate-level power
with the .SAIF file (converted from gate-level .VCD file) and the netlist. I
never use SDF file. Is this enough to estimate the gate-level power? Must
there be a SDF file?
write
not |
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a******e
发帖数: 331 | 26 SDF is standard delay format. All the cell/interconnect delays went into
this file for your synthesis or P&R netlist. Without SDF, your switching
will at the clock edge and the peak power will not be accurate(much bigger).
The VCD file got from gate level simulation so far is the most accurate way
. The problem is VCD files are related to dynamic vectors you input and
normally is very big for design>10M gates.
power
I |
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w*****r
发帖数: 348 | 27 So can I understand in this way:
The most accurate is to use VCD file (SDF file is not used), and the tool is
Power Compiler.
While using the SDF,we need P&R netlist to measure more accurate power. What
tool should we use?
The different between these two is that VCD file is dynamic while SDF file
is static, right?
Thanks
).
way |
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w*****r
发帖数: 348 | 28 我用的是zero delay. gate-level simulation里用netlist + lib.v，lib.v里面有
cell的delay信息，但是没有wire，是不是这是你说不准确的原因？
dealy |
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ET
发帖数: 10701 | 30 这就是个netlist. ltspice一样读。 |
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l***e
发帖数: 421 | 31 Netlist 转成 schematic? 会不会转完之后schematic乱七八糟的? 比如一个比较大比
较复杂的电路, cadence能自动把转好的schematic画的很有规划很好读? 好奇 呵呵 |
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ET
发帖数: 10701 | 33 ocean能做，
其它的script比如python, perl也能做。
ocean必须要在cadence的环境下。有些人喜欢hspice，或只是喜欢用netlist的话，可
能倾向与python, perl之类的。 |
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d*******l
发帖数: 110 | 34 站内发简历，我会转给那个经理。
》》》》》》》》》》》》》》》
Located at the heart of Telecom Corridor in Richardson, Texas, a fast
growing wireless communication startup is looking for a hardware test intern.
· RESPONSIBILITIES:
· Assemble and test prototype electronic and rf assemblies
· Design wiring harnesses and system cabling
· Check schematic netlists and BOMs
· Coordinate fabrication and turn-key assembly of PCBs with vendors
· Set up and maintain electronics lab
· Design and build test fixtures
· Define tes |
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I***a
发帖数: 704 | 35 我现在有1个foundry提供的spectre model，描述一个transistor的 ，但是foundry没
有提供cadence里面的cell ，我现在需要做LVS， 就把foundry提供的类似的cell复制
一个新的，然后用TOOLS->CIF->Edit修改了 Base Model Name 和 Model Name 这2个参
数。 但是LVS得到的 schematic的netlist 还是用的修改前的 model name。 如何解决
呢？ |
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I***a
发帖数: 704 | 36 1. Calibre PEX(parasistic extraction)有层次的layout是怎么弄的？如何
extraction的时候不自动flatten 呢？
如果设置输出格式为calibre view，
flattened的 netlist 转化成calibre view要等很长时间
2. 除了设置输出格式为calibre view, 可以设成别的格式比如spectre吗？ |
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I***a
发帖数: 704 | 38 verilog根本不好用，如果是人工编码的话，和VHDL相比没有任何优势，
如果是synthesized netlist, 用verilog表示的话，文件比VHDL小，
仅此而已。 |
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I***a
发帖数: 704 | 39 我用Design Compiler综合得到的verilog网表导入cadence的时候碰到了个问题:
verilog网表里的cell 都是没有 vdd, gnd pin的,
但是cadence 里对应的 cell 都有 vdd, gnd pin,
所以导入的时候因为vdd gnd pin的不对应(verilog网表里没有, cadence里有)所以不
成功，有谁知道怎么解决吗？thanks.
我用的标准cell，所以不可能cadence修改里的cell.
E.g. symbol contains VDD and VSS pins but not the verilog netlist. |
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I***a
发帖数: 704 | 40 In Design Compiler, 我用write_sdf命令得到的.sdf文件back-annotate到综合后的
verilog netlist总是有这个问题:
Instance '/FFT8inputs/\Regs_4/Q_reg[20] ' does not have a generic named 'tpd
_clk_q_posedge'.
tpd_clk_q_posedge, tpd_clk_qbar_posedge, tsetup_d_clk_posedge_posedge,
tsetup_d_clk_negedge_posedge, thold_d_clk_posedge_posedge, thold_d_clk_
negedge_posedge,
这6个generic参数说是对应的DFF cell里没有:
entity DFF_E is
generic(
TimingChecksOn: Boolean := True;
InstancePath: STRING := "*";
Xon: Boolean := False;
... 阅读全帖 |
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kn
发帖数: 2446 | 41 我恰好前端时间研究过precision和ISE，
把我当时记的笔记抄给你：
然后用Precision生成netlist文件：
a. Precision生成EDIF和UCF
b. Xilinx生成top level的NGC。里面包括一个底层设计（precision的module），作
为黑盒子在ISE里面出现
c. 把Precision生成的UCF改名为NCF，因为ISE只支持一个top的UCF文件；而支持多个
NCF文件
d. 将几个文件（EDIF, NCF, NGC）放到一起进行PR综合，生成最终的bit文件。 |
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a******e
发帖数: 331 | 42 HSIM 可以
transient to sometime and ctrl-c and save snapshot. Then you can debug over
there.
or in your netlist, put
.hsimparam stopat=xxxns
HSPICE - no idea |
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I***a
发帖数: 704 | 43 tcl script和perl/python script有什么不同?
如果就是需要实现在linux下自动修改一个netlist的功能，
这3种实际上没什么区别吧？ 都有正则表达式的功能
感觉如果是要和cad软件交互的话，就只能用tcl |
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w***o
发帖数: 1806 | 44 I think so.
Is it gate level netlists or RTL |
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I***a
发帖数: 704 | 45 刚刚发现如果是用assura 的QRC extract生成av_extracted view的话，
在原来schematic 里面选的内部信号可以自动关联啊到layout对应的节点。
用calibre的 PEX extracted生成的calibre view就不能关联了，
难道mentor graphics 做的东西差些吗？
您说的这个方法是只能用textual input的情况下用的吧。
就是extract生成的是个spectre/pspice netlist, 而不是av_extracted/calibre view.
用你自己标出的,和schematic上一样的名字。 |
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I***a
发帖数: 704 | 46 我用assura qrc提取一个点的电阻的时候
结果出来的netlist是断的
明明是一段很短的metal1
连了3个点
结果出来的时候有一点没有连上
哪会有这种事啊
谢谢。 |
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c**l
发帖数: 159 | 47 牛啊, 现学现用.
A common tool for synthesis is Synopsys DC Compiler. You need to find a
colleague who can help you set up the environment and start the tool. DC
Compiler maps your verilog code to standard library cells. At the end of
synthesis, you get a netlist that contains cells in standard cell libraries.
DC Compiler can report sequential and combinational logic areas of your
design. If you have large storage requirements, it will save area by using
custom SRAM in stead of using synthesized logics... 阅读全帖 |
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p******a
发帖数: 130 | 48 假设你要讨论的是时序电路．FSM一般是一个模块的主干，应该是首先设计的．FSM状态
的转换在时钟沿实现．输入对状态及输出的影响在时钟沿之间用组合逻辑实现．这样做
的好处是分离了组合逻辑和时序逻辑，便于静态时序分析以及时序优化．建议你看看
altera的
＂recommended hdl coding style＂．
FSM只要能被综合软件识别出来的话，一般都优化得很好，我觉得一般不需要用
floorplan．大宽度数据传输之类的地方可能需要用到floorplan, 比如将一个32-bit宽
的数据从一个模块的输出送到另一个模块的输入．当然具体情况具体分析，从静态时序
分析仪中你可以找到最需要优化的关键路径．
另外，如果你使用Altera的Quartus II的话，在＂Tools->Netlist Viewers->State
Machine Viewer＂里面应该可以看到状态流图，如果没看到，说明设想中的状态机实际
上被综合成了别的结构． |
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t******0
发帖数: 629 | 49 我用modelsim下写的verilog代码，放到NCverilog下跑功能也是对的。
于是我想先用Synopsys综合一下试试。
按照网上找到的某大学试验手册的方法，进行综合。结果综合成功。
（综合时用了 iit018_stdcells.db iit018_stdcells.lib，但是不知道设置对了没有）
我把生成的门级代码，Ctrl+V 到我windows下的modelsim里，compile成功。结果Start
simulation的时候就出错了（还没到功能验证的阶段）
** Error: (vsim-3033) C:/Modeltech_pe_edu_10.1c/examples/svm.v(3405):
Instantiation of 'NOR2X1' failed. The design unit was not found.
# ** Error: (vsim-3033) C:/Modeltech_pe_edu_10.1c/examples/svm.v(4216):
Instantiation of 'XOR2X1' failed. The design unit w... 阅读全帖 |
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A***a
发帖数: 203 | 50 请问，有没有办法估算power consumption of an adder in ASIC without running
simulation? 已经通过DC生成了netlist，但是没有place & route |
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