m*****o
发帖数: 6598 | 1
要达到这个结果很容易的，只要trigger几个模块让vdd lower down就可以不工作了。 |
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m*****o
发帖数: 6598 | 2 电池寿命这种说法很搞笑，苹果的电池不是他自己研发的，是TI做的，谁都买的到
它的待机时间长不是因为电池牛逼，是因为整体电路的设计牛
先把P=C*Vdd^2*f搞明白再来发贴也不迟 |
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g****t
发帖数: 31659 | 3 你真是无知无畏.电池寿命和软硬件都有关.
Jobs前几天说了,他们知道了不费电池的multitasking方法,才把
multitasking加上的.
电池寿命这种说法很搞笑，苹果的电池不是他自己研发的，是TI做的，谁都买的到
iphone有三个电池供货商,全是中国的.
压根和TI没任何关系.
它的待机时间长不是因为电池牛逼，是因为整体电路的设计牛
先把P=C*Vdd^2*f搞明白再来发贴也不迟 |
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b***n
发帖数: 13455 | 4 【 以下文字转载自 JobHunting 讨论区 】
发信人: x571 (炎和永远), 信区: JobHunting
标 题: nvidia硬件笔经+面经
发信站: BBS 未名空间站 (Thu Oct 19 20:37:43 2006)
在学校的jobfair做的笔试,虽然答的不是很好(应该说很烂,毫无准备)但nv还是给了个
电话面试.看了前辈的面经等问题后把书过了一遍,45分钟的面试开始了先是自我介绍及
职位介绍,然后根据简历问相关的专业知识,当然问题也会拓展的很开。个人觉得面试氛
围不错有说有笑,对于他的问题也80%给出了正确的答案,可惜刚刚还是收到了"thank
you letter".Anyway,把我遇到问题给大家分享一下也算给自己积赞rp了move on,受之
有用的xdjm请bless一把.
1)
vdd
+-----------------
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+------==---a---==-----b
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b***n
发帖数: 13455 | 5 ☆─────────────────────────────────────☆
chenxiaoer (chenxiaoer) 于 (Tue Jan 30 13:25:27 2007) 提到:
Question: how to design a rail-to-rail-input (from Vdd to ground) constant-
Gm CMOS Operational-Amplifier? Show me your topology, and explain why the gm
is constant?
☆─────────────────────────────────────☆
chenxiaoer (chenxiaoer) 于 (Tue Jan 30 16:26:35 2007) 提到:
Common, is there anyone can solve this problem?
☆─────────────────────────────────────☆
chenxiaoer (chenxiaoer) 于 (Tue Jan 30 |
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i******n
发帖数: 15 | 6 are vdd , vss defined as global? |
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c****s
发帖数: 2487 | 7 layout里有些线会被分成几根，然后在上一层再连起来
比较常见的是vdd vss
所以如果你把它放在整个大坏境里就连接正确
单独使用就有些支离破碎 |
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a***r
发帖数: 2 | 8 well通过tub连出去，与vdd/gnd这些power相连。所以tub浓度高 |
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n*****y
发帖数: 134 | 9 forget one thing,
what is the headroom of vout for CS and CG (if voltage supply rail is 0V and
Vdd)? |
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d*****a
发帖数: 110 | 12 Beyond me. I see Vss everyday, from customers. |
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z*****h
发帖数: 547 | 17 haha
Vdda for analog
Vddd for digital
all CMOS
digital. |
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f*****0
发帖数: 489 | 19 "输入的VDD的波动应该不会对onboard voltage reference有影响. "
take a look at a typical diode's datasheet (1n4148 for example), pay
particular attention to the forward voltage drop vs. forward current curve,
and you will understand it.
very rarely an onboard voltage reference is just a diode. it is more like a
constant current source going into a diode, and with some feedback to
maintain stability and accuracy (aka tl431 style). |
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a****y
发帖数: 255 | 20 So you mean an onboard voltage reference does not depend on the input
voltage VDD normally with the complicated constant current source and diode
circuit. Correct me if I am wrong.
,
a |
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f*****0
发帖数: 489 | 21 "当chip不工作时，内置FET不工作，外面那个电感saturate,怎么可能还有输出。"
when the chip is disabled, the gate goes low, and the drain goes high
impedance. When that happens, the current goes through the inductor and the
diode to the load.
another way to look at it: notice that the Out pin supplies Vdd for the chip
and is connected to Vout? if Vout went low when the chip is disabled, how
would the chip have started?
BTW, the chip can be easily converted to a gated PFM regulator, aka LT1073
style. |
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f*****0
发帖数: 489 | 22 Q4/Q5 should have been pmos but are drawn as nmos.
the schematic doesn't work because it doesn't make any sense. when Vb goes
low, Q4/Q5 are turned on. That will short Vdd through Q1/Q2's be junctions.
not sure what you want the schematic to do. |
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f*****0
发帖数: 489 | 23 your problem is that none of the BJTs work: if Vb goes low, Vdd is shorted
to ground by Q1, regardless of what Q2 does.
the schematic does NOT work and nobody can make it work because nobody knows
what / how you WANT it to work.
"我画的也是pmos吧？"
double check it. the schematic suggests that it is a pmos but the drawing
otherwise. |
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x****g
发帖数: 2000 | 24 yeah, Vdd is shorted to ground by Q1,
but we are making use of this pn junction for a better bandgap reference.
please refer to Razavi Fig 11.14 for more details on how this circuit work
knows |
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c****p
发帖数: 6474 | 25 那个+和-不是表示电极性，而是表示N和P掺杂的浓度，+为浓度大，-为浓度小。之所以
用P+和N+是为了减小wire和well/substrate的接触电阻。通常情况下，P+接VDD，N+接
GND。
n管和p管的源极要接地和电源是没错的，但是也要保证它们所在的p阱（well）和n衬底
（substrate/bulk）也要接电源和地。这是管子工作的基础。建议找书看一下相关的结
构。
管子下面的那两个三极管应该是latch up的示意图，可以暂时先不研究它。MOS的基本
结构搞清楚以后再摆弄它也行 |
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d********g
发帖数: 11948 | 26 boost your PSR... possibly your vdd source is noisy... try check it or your
cable may caused some. how much inductance is your cable? |
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q*******n
发帖数: 52 | 27 学艺不精, 请高人指点.
需要设计12位input, 4位output的二阶SD modulator, output后面会连一个4位的DAC
和1.5KHz 的一阶LPF.
1. 4位输出, 取反, 反馈到输入, 扩展成12位的时候, 只要后面加零就可以了, 还是需
要更精确的按百分比去找对应? 代码用的是简单的2's complement.
2. 如果DAC是理想的, 给一个DC输入, full range -1V-1V, DAC VDD=1V, 最后输出波
的波动(noise)能控制在1mV以内吗?
3. noise都是高频的吗? 有否可能出现 <1.5KHz 的成分? 输出呈现某种pattern?
4. 二阶比一阶好在哪? 我觉得二阶的波形跳动幅度会更大?
多谢. |
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h*******y
发帖数: 896 | 28 1. 4位输出, 取反, 反馈到输入, 扩展成12位的时候, 只要后面加零就可以了,
你说的这个反馈到输入的信号应该指的是模拟信号吧？12位的输出应该是
modulator的4位的输出经过几个lp的dsp处理之后产生的，dsp会产生些
冗余位可以去掉。
2. 如果DAC是理想的, 给一个DC输入, full range -1V-1V, DAC VDD=1V,
最后输出波的波动(noise)能控制在1mV以内吗?
你用4位的dac对它的线性要求很高，它产生的所有noise都会反馈进入
modulator里面。能不能控制在范围之内就要看你的设计了。
3. noise都是高频的吗? 有否可能出现 <1.5KHz 的成分? 输出呈现某种pattern?
低频高频都有，关键是modulator后面的那几个lp滤波器你怎么实现。lp之能
有效的除去高频noise（大实话，呵呵）
4. 二阶比一阶好在哪? 我觉得二阶的波形跳动幅度会更大?
简单说阶数越高越好，比如你为什么不用1位的dac而要用4位的，但是设计
的困难也增大了。用做adc的modulator一般至少2阶，一阶的局限性太多，
比如在ba |
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r**********0
发帖数: 15 | 29 多谢各位高手的提示，发现500K噪声来自电流源，如果不接入电流源则测不到500K噪声
。另外示波器探头接别的测试点，比如Vdd，Vref，都有很清晰的电压波形，一条直线
，一放到运放输出就有噪声波形并降至“0”，而如果用数字万用表测运放输出会有对
应于电流源变化的正确直流电压输出值。
我单独验证过运放是好的，并且测过Vos不会导致输出端直流偏置到“0”。
请问可能是什么原因导致探头一放上去就会把电压拉下来？Tektronix普通的探头。 |
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f*****0
发帖数: 489 | 30 "另外，如果用电压源和电阻，运放，如何做电流源？"
an opamp's based CCS may not be useable here, due to the high minimum Vdd/
Vss an opamp needs to operate.
if you insist on doing that, you are far better of with a 3-pin voltage
reference, like lm317lz or tl431: a couple of capacitors, plut one resistor
+ your variable resistor, and you have created a voltage source whose output
changes with the variable resistor.
if you have to go down the CCS route, you may explore discrete CCS,
especially cascoded jfets: they are inc |
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l***y
发帖数: 28 | 31 In my opinion, both of them deal with failure although the failure modes may
be different. Just like Razor, when the VDD is low enough, it temporarily
fails but we need to be able to recover from the failure. The reliability
issue may last longer and even forever. And also, lower-power design has to
consider huge PVT variation, right? We have leave large margin or come up
with a good mechanism so that variation won't cause big trouble. |
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x****g
发帖数: 2000 | 32 原理图如下，
Razavi Fig 11.31b.
就是一个PTAT电流源，
现在考虑他的psrr，求指教点PSRR传输函数主零点的位置的表达式，
power supply rejection在第二张图。dB20(Iout/Vdd),单位是dBS
我自已估计的零点位置跟仿真对不上，我看不出来这个零点是在哪个node产生的？
大虾能给个简单的表达式吗？类似1/RC LG之类的式子？
拜谢！ |
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x****g
发帖数: 2000 | 33 谢谢。。
1.工作，仿真过,原来是有start-up电路的，不过我在图里面删掉了.
2.我用+,-2.5V双电源
3.AMI0.6 NWell，N well接最低电压Vss
3.sorry, diode的没有标注，1:8
4.叫不叫psrr没关系，测的是Vdd到Iout的传输函数
do
倍， |
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ET
发帖数: 10701 | 34 现实中， -2.5v哪来？在集成工艺里。。
nwell 接vss, substrate ground， 一个正向pn结，整个substrate全是电流。
再说了，你的nwell接的是vdd. |
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x****g
发帖数: 2000 | 35 现实生活中，我不用gnd了，只有vdd和vss，
我这接法没错，咱谈谈正事吧 |
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q*******n
发帖数: 52 | 36 弱弱地问一下, 在实际电路中的情况...
谢谢. |
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ET
发帖数: 10701 | 37 问个简单问题，
single-ended nmos amplifer, 如果是current 用来biasing,
增加这个current, gain 增加还是减少？（saturation region)
这玩意，output resistance 用1/(lammda*Id)来看是减少的
gm=sqrt(kn(w/L)Id)是增加的，最后的增加还是减少难道不是还要看具体值？ |
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ET
发帖数: 10701 | 42 从sqrt 和1/Id这个关系来说，可能sqrt增加的比1/id应该减少的慢点。
我run了一组simulation, 90nm technology node, .ac出来的结果没啥变化。 如果就
是run .dc, 看各个ibias下的gds & gm, 用gm/gds除出来的结果是随着ibias的增加，g
m/gds这个值是增加的。
我的实验是gate voltage是被force在某个>vth的值。
ibias的变化让这个transistor从linear region到saturation region |
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l*****i
发帖数: 296 | 43 I=k(vgs-vth)^2(1+lambda vds)
一般情况下，比如差分输入的OTA里面，虽然输入管的Vg是给定偏置，但是source端一
般是接在一个电流镜的drain，所以随着电流变化，vgs是会变的，而且电流变化主要是
由于vgs的变化。所以在W/L不变的情况下电流变大，vgs-vth会变大，vds怎么变不是很
确定，但是rds肯定是会变小的，而且变小速度比gm增大要快。所以增益会变小。
你做的simulation里面，vgs-vth是定值，所以电流变大必然是vds变大。求导可以得到
gm=2k(vgs-vth)(1+lambda vds)，是随电流变大而变大的；gds=k lambda(vgs-vth)^2
，vgs-vth不变时是不变的，所以gm/gds会变大。
，g |
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ET
发帖数: 10701 | 45 对于第一个，我也想到过了。
我关心的，不会在某个区域，gm的变化比gds的变化快？如果考虑从subthrehold regio
n all the way 到strong inversion.
第2， 对于n transistor differentinal input ota with ideal current source bia
sing, Vs 会变小导致vgs变大也能理解。
那么如果是single ended nmos with drain ideal current source呢？
就如你写出来的公式里，能让drain current在这时候增加，vds只能增加这样算出来的
gain是增加的。
2 |
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l*****i
发帖数: 296 | 46 第一个的话rds在subthreshold region的公式我不是很清楚，所以我也不能说一定会怎
么变
第二个问题我想如果真的是ideal current source load而且vgs给定的话确实应该是
current变大增益变大
regio
bia |
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ET
发帖数: 10701 | 47 这题目本身来说挺没劲的。
我都不信谁会用增加current的办法来调节gain; 在设计中，gain是spec的一部分，被指
定了，current是通过gain, bw， slew rate啥的被计算出的。 |
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