请问做VERILOG/VHDL Simulation 的时候能否调用C/C++ function? - EE版 - 未名存档

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EE版 - 请问做VERILOG/VHDL Simulation 的时候能否调用C/C++ function?

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p*****r 发帖数: 525	1 要用VERILOG SIMULATE, 主要看看TIMING 够不够. 但又需要一些C/C+ 或MATLAB的FUNCTION SIMULATION. 如果能调用C 的话, 怎么调. 比如MENTOR GRAPHICS 的MODEL SIM 多谢了.
p*****r 发帖数: 525	2 Or C/C++ call the verilog simulator. Thanks a lot, -Li, Qiang
m**********g 发帖数: 16	3 synopsys有工具VCS通过pli调用C,对电路仿真
p*****r 发帖数: 525	4 PLI 调用的效率怎么样, 使用方便吗?
m**********g 发帖数: 16	5 PLI 调用的效率怎么样---这个不是很明白使用方便吗-------不难，pli本身建立很简单，调用就和testbench里调函数一样，用$ 就可以了

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