c*******h
发帖数: 4883 | | g***u
发帖数: 4 | | c*******h
发帖数: 4883 | 3 ?
【在 g***u 的大作中提到】
| d****y
发帖数: 76 | 4 我的思路是用*2+x的办法，
abcd(bin)=(((a*2)+b)*2+c)*2+d, 右面的计算用BCD码加法电路实现。
需要(n-1)个加法器，分别宽度为：n,n-1,n-2. Delay是这n-1个加法器的delay.
这个想起来简单点，可以还有优化的办法。 | m*******i
发帖数: 104 | 5 why don't let verilog do its job? | d****y
发帖数: 76 | 6 I think Verilog can just describe the behavior of this function. Can not
synthesize the code to gate level. |
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