x****g
发帖数: 2000 | 1 图片来自razavi Figure 11.14(b).
小弟想问一下像图书的Q2在cadence schematic里面应该如何去接？
用的是nwell的CMOS技术。
Q1由于b,c是接在一起的，容易实现。
Q2的b,c连接到不同的地方，这样的接法在layout里面可以直接实现，但在schematic里
面该怎么接我就没主意了，Q2的c跟pmos4的哪个端口都不对应，如果不接c的话，我试
了一下所有电流都从基极流走了，这样Q2的电流放大系数就成了0了，电路起不到作用。
请牛牛们指点，
谢谢
ps:
不好意思，我没说清楚
我想问的是，我现在要用pmos实现它，我用的ami0.6不支持bjt的。
我没有bjt，只能化个示意图，
Q1那个bjt我可以把pmos的s&d连一起作为e，bulk做为b，这么接出来，
Q2的那个bjt在layout里面也可以很简单的用pmos实现，但schematic里面怎么弄呀？
谢谢 |
f*****0
发帖数: 489 | 2 Q4/Q5 should have been pmos but are drawn as nmos.
the schematic doesn't work because it doesn't make any sense. when Vb goes
low, Q4/Q5 are turned on. That will short Vdd through Q1/Q2's be junctions.
not sure what you want the schematic to do. |
x****g
发帖数: 2000 | 3 感谢你的回复。
Q4和Q5是pmos没错，我画的也是pmos吧？
这个电路本身没什么用，只是一个bandgap reference的一个子电路。
我现在的问题是下面的这个Q2我该如何在schematic里面接上去？
谢谢
【在 f*****0 的大作中提到】
: Q4/Q5 should have been pmos but are drawn as nmos.
: the schematic doesn't work because it doesn't make any sense. when Vb goes
: low, Q4/Q5 are turned on. That will short Vdd through Q1/Q2's be junctions.
: not sure what you want the schematic to do.
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m*******9
发帖数: 13 | 4 你现在的接法不就是已经接在电路中了吗？看不懂LZ想问什么东西。这个是经典的增加
Vbe电压从而减小失配的方法，不过LZ就画了半边电路而已
要钳位的点从Q2 的E极接出去就可 |
x****g
发帖数: 2000 | 5 不好意思，我没说清楚
我想问的是，我现在要用pmos实现它，我用的ami0.6不支持bjt的。
我没有bjt，只能化个示意图，
Q1那个bjt我可以把pmos的s&d连一起作为e，bulk做为b，这么接出来，
Q2的那个bjt在layout里面也可以很简单的用pmos实现，但schematic里面怎么弄呀？
谢谢
【在 m*******9 的大作中提到】
: 你现在的接法不就是已经接在电路中了吗？看不懂LZ想问什么东西。这个是经典的增加
: Vbe电压从而减小失配的方法，不过LZ就画了半边电路而已
: 要钳位的点从Q2 的E极接出去就可
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e***b
发帖数: 53 | 6 you are trying to simulate BJT with PMOS model. that is meaningless.
【在 x****g 的大作中提到】
: 不好意思，我没说清楚
: 我想问的是，我现在要用pmos实现它，我用的ami0.6不支持bjt的。
: 我没有bjt，只能化个示意图，
: Q1那个bjt我可以把pmos的s&d连一起作为e，bulk做为b，这么接出来，
: Q2的那个bjt在layout里面也可以很简单的用pmos实现，但schematic里面怎么弄呀？
: 谢谢
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f*****0
发帖数: 489 | 7 your problem is that none of the BJTs work: if Vb goes low, Vdd is shorted
to ground by Q1, regardless of what Q2 does.
the schematic does NOT work and nobody can make it work because nobody knows
what / how you WANT it to work.
"我画的也是pmos吧？"
double check it. the schematic suggests that it is a pmos but the drawing
otherwise. |
x****g
发帖数: 2000 | 8 yeah, Vdd is shorted to ground by Q1,
but we are making use of this pn junction for a better bandgap reference.
please refer to Razavi Fig 11.14 for more details on how this circuit work
knows
【在 f*****0 的大作中提到】
: your problem is that none of the BJTs work: if Vb goes low, Vdd is shorted
: to ground by Q1, regardless of what Q2 does.
: the schematic does NOT work and nobody can make it work because nobody knows
: what / how you WANT it to work.
: "我画的也是pmos吧？"
: double check it. the schematic suggests that it is a pmos but the drawing
: otherwise.
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m*******9
发帖数: 13 | 9 完全用pmos代替bjt毫无意义，你提到的Q1的接法也是错误的，s&d连起来都有2个p注入
的端点了，与nwell的关系就不再是单一的pn结了，用s&d中的一端与nwell形成pn结看
似合理些
不过我挺奇怪的，正常使用的cmos工艺中，bjt通常都是寄生三极管，如附件所示的黄
色部分。应该cmos工艺都有，你可以再咨询下代工厂。如果实在不行，也可以单独用结
成pn结的方法，Q1的地方用1个pn结，Q2就在与电流镜相接的地方到Q1结一个pn结
【在 x****g 的大作中提到】
: 不好意思，我没说清楚
: 我想问的是，我现在要用pmos实现它，我用的ami0.6不支持bjt的。
: 我没有bjt，只能化个示意图，
: Q1那个bjt我可以把pmos的s&d连一起作为e，bulk做为b，这么接出来，
: Q2的那个bjt在layout里面也可以很简单的用pmos实现，但schematic里面怎么弄呀？
: 谢谢
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w7
发帖数: 76 | 10 If you substitute pmos for bjt, that won't make a bandgap reference. Or you'
re doing sth. else with the ckt? |
x****g
发帖数: 2000 | 11 s&d离得很远(相对于base厚度来说），可以认为是两个并列的diode,应该没什么影响的
好像我真的没办法连接Q2，
【在 m*******9 的大作中提到】
: 完全用pmos代替bjt毫无意义，你提到的Q1的接法也是错误的，s&d连起来都有2个p注入
: 的端点了，与nwell的关系就不再是单一的pn结了，用s&d中的一端与nwell形成pn结看
: 似合理些
: 不过我挺奇怪的，正常使用的cmos工艺中，bjt通常都是寄生三极管，如附件所示的黄
: 色部分。应该cmos工艺都有，你可以再咨询下代工厂。如果实在不行，也可以单独用结
: 成pn结的方法，Q1的地方用1个pn结，Q2就在与电流镜相接的地方到Q1结一个pn结
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f*****0
发帖数: 489 | 12 like anything in life, you try to figure out why it works, how you want it
to work and when it doesn't work.
bandgap is just a fancy way of saying the Vbe differentially between two
differently biased be junctions. |
m*******9
发帖数: 13 | 13 Q2就用nwell与p注入咯，你只是为了接成一个p-n junction的样子
【在 x****g 的大作中提到】
: s&d离得很远(相对于base厚度来说），可以认为是两个并列的diode,应该没什么影响的
: 好像我真的没办法连接Q2，
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