I***a
发帖数: 704 | 1 书上说的Cache读写时间小于RAM的读写时间。
但是对 5-stage MIPS pipeline 来说,
时钟频率是由最慢的stage决定的，这样的话即使有时可以使用cache，也不能提高时钟
频率，因为某些情况下还是需要读写RAM.
有谁知道使用cache为什么可以提高时钟频率吗？
还是因为使用Cache的时候, pipeline不只 5-stage ?
Thanks. |
a****l
发帖数: 8211 | 2 I think you need to refine/rethink your question. Clock frequency is decided
by the physical attributes of the ic, which has nothing to do with the
existance of cache.
【在 I***a 的大作中提到】
: 书上说的Cache读写时间小于RAM的读写时间。
: 但是对 5-stage MIPS pipeline 来说,
: 时钟频率是由最慢的stage决定的，这样的话即使有时可以使用cache，也不能提高时钟
: 频率，因为某些情况下还是需要读写RAM.
: 有谁知道使用cache为什么可以提高时钟频率吗？
: 还是因为使用Cache的时候, pipeline不只 5-stage ?
: Thanks.
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I***a
发帖数: 704 | 3 5-stage MIPS pipeline takes 1 clock cycle to read/write RAM.
If there is cache, it will also take 1 clock cycle to read/write cache.
Then there will not be any benefit to use cache.
My question is for MIPS with cache, it should have more pipeline stages than
5? Then it will take several clock cycles to read/write RAM and 1 clock
cycle to read/write cache. |
D***e
发帖数: 247 | 4 Taking organization course right now?
The memory stage in the textbook is for RAM, which is sort of SRAM
, not the DRAM you are thinking of. That is cache. Look up MMU. |
I***a
发帖数: 704 | 5 I am taking MicroBlaze microprocessor class.
Ok. Then the memory stage is the textbook is actually register?
【在 D***e 的大作中提到】
: Taking organization course right now?
: The memory stage in the textbook is for RAM, which is sort of SRAM
: , not the DRAM you are thinking of. That is cache. Look up MMU.
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D***e
发帖数: 247 | 6 Kinda, SRAM, It is data cache. There is also a instruction cache in the
instruction fetch stage. Register file is a different one in decode/exe/wb stages.
【在 I***a 的大作中提到】
: I am taking MicroBlaze microprocessor class.
: Ok. Then the memory stage is the textbook is actually register?
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s***f
发帖数: 226 | 7 You have to understand memory hierarchy. The definitions of cache and RAM.
【在 I***a 的大作中提到】
: 书上说的Cache读写时间小于RAM的读写时间。
: 但是对 5-stage MIPS pipeline 来说,
: 时钟频率是由最慢的stage决定的，这样的话即使有时可以使用cache，也不能提高时钟
: 频率，因为某些情况下还是需要读写RAM.
: 有谁知道使用cache为什么可以提高时钟频率吗？
: 还是因为使用Cache的时候, pipeline不只 5-stage ?
: Thanks.
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p*********8
发帖数: 957 | 8 cache is the upper level of memory hierarchy, it is smaller and faster. |
c****p
发帖数: 6474 | 9 如果L1 cache miss了，那就需要读写比cache更低一层的storage。
不管下层的storage是一个更大的cache还是memory，
都需要相当长的时间（L2几个到十几个周期，memory可能会上百周期）来访问。
在这个时候，如果没有更复杂的结构，
相关的访存指令会被stall，直到这个cache miss被fill为止。
之所以以L1 cache的访问时间（或者它的一半）为时钟周期，
是因为理想状况下访存指令都会在L1 cache命中的。
而5-stage pipeline，包括与之相关的一些经典习题，
也都是一个假设访存100%情况下的理想状况。
【在 I***a 的大作中提到】
: 书上说的Cache读写时间小于RAM的读写时间。
: 但是对 5-stage MIPS pipeline 来说,
: 时钟频率是由最慢的stage决定的，这样的话即使有时可以使用cache，也不能提高时钟
: 频率，因为某些情况下还是需要读写RAM.
: 有谁知道使用cache为什么可以提高时钟频率吗？
: 还是因为使用Cache的时候, pipeline不只 5-stage ?
: Thanks.
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a*****u
发帖数: 157 | 10 CACHE比本身就是SRAM做的，不过加了TAG，FSM等控制逻辑。说CACHE比RAM快这个不准
确。
在CACHE命中的情况下，是可以在一个CYCLE里面返回数据的，所以P&H那本书上的5级流
水线是可以用的。只不过要把里面那个简单的RAM换成一个比较复杂些的CACHE。
在CACHE不命中的情况下，简单的流水线就需要停止，CACHE BLOCK从下一级存储及中获
得数据。多线程处理器会在这时候暂停当前线程，切换到另一个准备执行的线程上，然
后FLUSH 流水线寄存器。这里FLUSH PIPELINE REG所造成的CYCLE损失就是这种BLOCK
MULTITHREADING的缺点。
和CACHE对应的概念叫做SCRATCH PAD MEMORY。书上简单的SRAM可以看成是SPM。CACHE
于下一级存储器的交互是由硬件管理的，而SPM和下一级存储器的交互是有软件显式操
作的。 |
n*****n
发帖数: 5277 | |
I***a
发帖数: 704 | 12 这学期上了 computer architecture， 知道是怎么回事了。 |
n*****g
发帖数: 365 | 13 In case of the MicroBlaze microprocessor on FPGAs, cache is the fastest on-
FPGA, which does not delay any stage. |
p**l
发帖数: 125 | 14
cache在locality这方面影响大,因为一般而言jmp的average distance都不大,cache
hit相对ram read在latency(in a long run)就小了.
【在 I***a 的大作中提到】
: 书上说的Cache读写时间小于RAM的读写时间。
: 但是对 5-stage MIPS pipeline 来说,
: 时钟频率是由最慢的stage决定的，这样的话即使有时可以使用cache，也不能提高时钟
: 频率，因为某些情况下还是需要读写RAM.
: 有谁知道使用cache为什么可以提高时钟频率吗？
: 还是因为使用Cache的时候, pipeline不只 5-stage ?
: Thanks.
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