I***a
发帖数: 704 | 1 Design Compiler对clock信号完全不加buffer, 因为这一步本来是在place and route以后做的.
但是有什么办法让Design Compiler给clock信号加buffer吗？
thanks. |
y*********n
发帖数: 22 | 2 手动添加Buffer？我觉得应该可以。
就是优化完成后，断开clock的连接，然后手动在总clock和各个模块的clock之间插入
buffer. |
I***a
发帖数: 704 | 3 我可以先去掉clk的dont_touch_network属性，然后利用已经设置的set_driving_cell和set_max_transition,进行incremental
compile给clk加上buffer，
但是这个不是clock tree synthesis啊，因为没有对插入buffer后clk的skew进行约束.
Design Compiler是不是没有CTS的功能？ 因为Design Compiler没有提供set_max_skew(Quartus II 有这个命令)这样的命令。
thanks. |
y*********n
发帖数: 22 | |
s*******p
发帖数: 156 | 5 这时候家buffer有什么用呢？
route以后做的.
【在 I***a 的大作中提到】
: Design Compiler对clock信号完全不加buffer, 因为这一步本来是在place and route以后做的.
: 但是有什么办法让Design Compiler给clock信号加buffer吗？
: thanks.
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h*******o
发帖数: 778 | 6 why you need to add buffer in synthesis stage?
There is no placement and floorplan information.
The tool does not know how to insert buffer to reduce clock skew anyway..
route以后做的.
【在 I***a 的大作中提到】
: Design Compiler对clock信号完全不加buffer, 因为这一步本来是在place and route以后做的.
: 但是有什么办法让Design Compiler给clock信号加buffer吗？
: thanks.
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I***a
发帖数: 704 | 7 我要用spectre仿真没有layout的schemtic, 但是这个schematic里必须要有clock
buffer,因为clock buffer的功耗必须算进去。
我知道有别的方法可以估计功耗， 但是我们要和另一个设计比较，
必须用这个方法。因为那个设计没有cell characterization, 只能用spectre 仿真得
到功耗. |
