Design Compiler生成的.sdf文件interconnect delay都是0 - EE版 - 未名存档

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EE版 - Design Compiler生成的.sdf文件interconnect delay都是0

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I***a 发帖数: 704	1 Design Compiler生成的.sdf文件里所有的怎么interconnect delay都是0? 我用report_timing -nets命令发现所有的net delay都是0，为什么会这样呢？是什么地方的设置有问题吗？ Thanks.
e****y 发帖数: 27	2 正常的。估计是你没有放wire load的model。
I***a 发帖数: 704	3 放了【在 e****y 的大作中提到】 : 正常的。估计是你没有放wire load的model。
g*****h 发帖数: 81	4 Usually wire load model doesn't have resistance information. The capacitive load effect of wire cap is part of the total cell delay. The net delay accounts for resistive RC delay. I'd say this is expected. 【在 I***a 的大作中提到】 : 放了

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