c*****t
发帖数: 69 | 1 1.What is the difference between:
c = foo ? a : b;
and
if (foo) c = a;
else c = b;
2.How to realize signal cross clock domain transmission
3.Synthesis between two clock domains
4. Difference between AXI and AHB
希望对大家有帮助 |
o****m
发帖数: 633 | 2 第3个问题是什么意思？ 是说综合过程中如何处理两个时钟域之间的约束么？ |
c********n
发帖数: 199 | 3 第一题答案是啥....好像看着很常见的一个题目..
【在 c*****t 的大作中提到】
: 1.What is the difference between:
: c = foo ? a : b;
: and
: if (foo) c = a;
: else c = b;
: 2.How to realize signal cross clock domain transmission
: 3.Synthesis between two clock domains
: 4. Difference between AXI and AHB
: 希望对大家有帮助
|
c*****t
发帖数: 69 | 4 是的。我回答是在path上加dont touch，不知道对不对。
【在 o****m 的大作中提到】
: 第3个问题是什么意思？ 是说综合过程中如何处理两个时钟域之间的约束么？
|
c*****t
发帖数: 69 | 5 基本上是两者对待x信号的处理不同。准确答案麻烦自己查一下吧。
【在 c********n 的大作中提到】
: 第一题答案是啥....好像看着很常见的一个题目..
|
e****y
发帖数: 27 | 6
好像应该是设为 false path
【在 c*****t 的大作中提到】
: 是的。我回答是在path上加dont touch，不知道对不对。
|
d****y
发帖数: 76 | 7
1. c = foo ? a : b; is normally synthesized for parallel Mux
and if else statement for priority encoder.
2. use asynchronous FIFO, or two FFs
3. set false path
【在 c*****t 的大作中提到】
: 1.What is the difference between:
: c = foo ? a : b;
: and
: if (foo) c = a;
: else c = b;
: 2.How to realize signal cross clock domain transmission
: 3.Synthesis between two clock domains
: 4. Difference between AXI and AHB
: 希望对大家有帮助
|
s*****y
发帖数: 1974 | 8 恩
我也觉得第一题是这个意思
刚开始还和老婆讨论了一下，从c编译器的角度看，没啥区别
如果是verilog的话还是有点区别的
【在 d****y 的大作中提到】
:
: 1. c = foo ? a : b; is normally synthesized for parallel Mux
: and if else statement for priority encoder.
: 2. use asynchronous FIFO, or two FFs
: 3. set false path
|
w*****r
发帖数: 348 | 9 第二个问题的答案，是否是: 用synchronizer?
【在 c*****t 的大作中提到】
: 1.What is the difference between:
: c = foo ? a : b;
: and
: if (foo) c = a;
: else c = b;
: 2.How to realize signal cross clock domain transmission
: 3.Synthesis between two clock domains
: 4. Difference between AXI and AHB
: 希望对大家有帮助
|
t****t
发帖数: 62 | 10 answer for 2.
FIFO, more FFs, Handshake FSM |
a*********e
发帖数: 228 | 11 the most important different for question 1:
if foo==x, c will be x for
c = foo ? a : b;
but if you use
if (foo) c = a;
else c = b
c will always equal b because x is evaluated as false here. This subtle
difference makes c= foo? a: b a prefered choice for front end verification
because it can propogate x so that you can catch some control path bugs
earlier.
【在 s*****y 的大作中提到】
: 恩
: 我也觉得第一题是这个意思
: 刚开始还和老婆讨论了一下，从c编译器的角度看，没啥区别
: 如果是verilog的话还是有点区别的
|
s*****y
发帖数: 1974 | 12 恩，你说的是对的，一个asic面试blog上也提到了
verification
【在 a*********e 的大作中提到】
: the most important different for question 1:
: if foo==x, c will be x for
: c = foo ? a : b;
: but if you use
: if (foo) c = a;
: else c = b
: c will always equal b because x is evaluated as false here. This subtle
: difference makes c= foo? a: b a prefered choice for front end verification
: because it can propogate x so that you can catch some control path bugs
: earlier.
|
