verilog 的问题 - EE版 - 未名存档

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EE版 - verilog 的问题

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a*****8 发帖数: 261	1 这是一小段testbench verilog code。请问这个if 语句是什么意思？怎么看不懂呀？ specify specparam Tcq = 0.636, Tcqx = 0.549, if ( !RMEB & !LS & !TEST1B ) ( posedge CLKB => ( QB[23] : 1'bx )) = ( Tcq, Tcq, Tcqx, Tcq, Tcqx , Tcq ); if ( !RMEB & !LS & !TEST1B ) ( posedge CLKB => ( QB[22] : 1'bx )) = ( Tcq, Tcq, Tcqx, Tcq, Tcqx , Tcq ); endspecify
a*****8 发帖数: 261	2 怎么看不到你的回帖？

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