t******0
发帖数: 629 | 1 半路出家进了一个VLSI的组。目前做的项目就是把某算法实现到数字电路。
目前用verilog写了一些代码，simulation是可以通过的，功能正确。
听了一些高手的建议，我没有用initial，没有用delay,排除那些不可综合的语句。
因为是时序电路，我把所有阻塞赋值语句，全部改成非阻塞赋值语句，使硬件时序更清
晰。但是“寄存器数组”始终是无法摆脱的。（大家都说是不可综合的）
今天老板让我开始用什么cell什么library(我是个半吊子，听全了也不懂)综合一下，
然后评估一下片上storage占的面积和逻辑电路占的面积。
我是新人，基础课都没上过, 以上Verilog堆码全靠突击。。。。
请大侠科普一下：
Verilog综合的过程和结果都是什么样的呢？尤其是关于storage（请尽量结合具体工具
和一般流程，实在
万分感谢！）有没有什么经典材料可以看一看呢？ |
c**l
发帖数: 159 | 2 牛啊, 现学现用.
A common tool for synthesis is Synopsys DC Compiler. You need to find a
colleague who can help you set up the environment and start the tool. DC
Compiler maps your verilog code to standard library cells. At the end of
synthesis, you get a netlist that contains cells in standard cell libraries.
DC Compiler can report sequential and combinational logic areas of your
design. If you have large storage requirements, it will save area by using
custom SRAM in stead of using synthesized logics. But custom SRAM are less
flexible in routing and requires more attention in the place and route
process.
I learned the tool through reading manuals. |
c****p
发帖数: 6474 | 3 寄存器数组一般要调用专用的reg file或者RAM才能综合。
有不明白的东西可以组里明白的人，
刚进公司，这些应该都算training的，没人教你才比较奇怪。
【在 t******0 的大作中提到】
: 半路出家进了一个VLSI的组。目前做的项目就是把某算法实现到数字电路。
: 目前用verilog写了一些代码，simulation是可以通过的，功能正确。
: 听了一些高手的建议，我没有用initial，没有用delay,排除那些不可综合的语句。
: 因为是时序电路，我把所有阻塞赋值语句，全部改成非阻塞赋值语句，使硬件时序更清
: 晰。但是“寄存器数组”始终是无法摆脱的。（大家都说是不可综合的）
: 今天老板让我开始用什么cell什么library(我是个半吊子，听全了也不懂)综合一下，
: 然后评估一下片上storage占的面积和逻辑电路占的面积。
: 我是新人，基础课都没上过, 以上Verilog堆码全靠突击。。。。
: 请大侠科普一下：
: Verilog综合的过程和结果都是什么样的呢？尤其是关于storage（请尽量结合具体工具
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t******0
发帖数: 629 | 4 多谢两位大侠指点。
我其实是转校，转专业的学生，水平很弱。
但是关键问题是，虽然我外行新生，连新学期第一节课都没上过，导师看我年龄大，就
把我当成老生用了。。。我还没有师兄可以问。。。郁闷中
我还想请问一下，能帮我科普一下SDRAM latency吗？
因为我之前都没听过SDRAM latency, 所以我的verilog code只是按照固定的一个时钟
读写内存，请问应该怎么改动？
谢谢 |
s*****t
发帖数: 987 | 5
这个RAM的latency数据应该能够查到吧？
你用的是什么工艺，那个公司的standard cells libraries?
【在 t******0 的大作中提到】
: 多谢两位大侠指点。
: 我其实是转校，转专业的学生，水平很弱。
: 但是关键问题是，虽然我外行新生，连新学期第一节课都没上过，导师看我年龄大，就
: 把我当成老生用了。。。我还没有师兄可以问。。。郁闷中
: 我还想请问一下，能帮我科普一下SDRAM latency吗？
: 因为我之前都没听过SDRAM latency, 所以我的verilog code只是按照固定的一个时钟
: 读写内存，请问应该怎么改动？
: 谢谢
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b*******d
发帖数: 239 | 6 呵呵， 你看错了吧，人家问的是SDRAM，你找一个sdram的datasheet认真看几遍就知道
了。尤其是工作模式，interface timing。
【在 s*****t 的大作中提到】
:
: 这个RAM的latency数据应该能够查到吧？
: 你用的是什么工艺，那个公司的standard cells libraries?
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