i*******s
发帖数: 298 | 1 我是IC Design back end，做flow , clock , power 和 timing analysis的一些东西
，有个同事检查以前的timing,发现了几个coupling noise. 给我和老板发信说，你的
clock flow好像没有shield好，我们又没model 对clock的coupling noise。 我一看果
然，有些情况的shield离得太远了，没有shield好， 一些别的信号route 进shield和
clock route 之间了。
我以前一直没注意到和重视这方面，所以也没怎么去检查过，结果现在才发现。
老板现在以为只是现在正在进行的project有问题，现在改了就好了。可实际这个flow
在前两个已经taped out projects也用，而且也是有一样的问题。老板还不知道
自认为一直在工作上还是很努力，满认真地，老板也挺满意的。谁知自己这么马虎大意
会犯下这个错误。后悔死了，我觉得的这个错误的影响可能就是会让有些timing测得有
些误差(因为没有model这个clock 上的noise）
我该怎么办呢？ 告诉老板之前的也有问题吗？ 老板会生气开掉我吗 |
s*****t
发帖数: 987 | 2 主要是design flow 有问题 sta工具应该能报告这些东东吧
满足spec不就行了吧
大牛们来说说 |
s****e
发帖数: 3181 | 3 STA应该看不出来吧，有影响也应该是dynamic的
【在 s*****t 的大作中提到】
: 主要是design flow 有问题 sta工具应该能报告这些东东吧
: 满足spec不就行了吧
: 大牛们来说说
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s*****t
发帖数: 987 | 4
Glitch 分析难道没有这个报告么，不记得了
sta工具应该报告glitch crosstalk这些吧
就算route进去shield的区域里面，clock tree skew latency jitter 都满足是不是也
没啥大
问题
design flow 总是在不断改进，lz不要自责
【在 s****e 的大作中提到】
: STA应该看不出来吧，有影响也应该是dynamic的
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i*******s
发帖数: 298 | 5 我们是用spice 来simulate clock tree， 产生skew report 和clock annotation, 在
run sta timing 的时候annotate clock tree. 但是spice model里面是没有
coupling的.
哎，晕死了，之前没有好好考虑过，后悔死了
这个错误是1年多前犯的，现在才有人发现，哎，不过那时候才工作了一年多，有不少
东西都不太熟悉 |
d********i
发帖数: 91 | 6 后来测试出问题了么？可以用spice跑一个小例子来评估一下影响，如果是比较严重的
影响，肯定是可以仿出来的。
【在 i*******s 的大作中提到】
: 我们是用spice 来simulate clock tree， 产生skew report 和clock annotation, 在
: run sta timing 的时候annotate clock tree. 但是spice model里面是没有
: coupling的.
: 哎，晕死了，之前没有好好考虑过，后悔死了
: 这个错误是1年多前犯的，现在才有人发现，哎，不过那时候才工作了一年多，有不少
: 东西都不太熟悉
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a*m
发帖数: 6253 | 7 Forget about it...
一年前的片子都测完了 |
g****t
发帖数: 31659 | 8 没错.
如果没人提,你就不要公开提.
自己私下记住这个点就行了.
无需自责.任何产品,罕有设计阶段就完美的.
出现各种问题或者bug,都是正常的.
另外这种东西拿到bbs来说其实是不合适的.
【在 a*m 的大作中提到】
: Forget about it...
: 一年前的片子都测完了
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l*******m
发帖数: 1096 | 9 出没出错是QA的事。工程师都有bugs，没听说由于bugs被开的。而且不要对谁说sorry.
flow
【在 i*******s 的大作中提到】
: 我是IC Design back end，做flow , clock , power 和 timing analysis的一些东西
: ，有个同事检查以前的timing,发现了几个coupling noise. 给我和老板发信说，你的
: clock flow好像没有shield好，我们又没model 对clock的coupling noise。 我一看果
: 然，有些情况的shield离得太远了，没有shield好， 一些别的信号route 进shield和
: clock route 之间了。
: 我以前一直没注意到和重视这方面，所以也没怎么去检查过，结果现在才发现。
: 老板现在以为只是现在正在进行的project有问题，现在改了就好了。可实际这个flow
: 在前两个已经taped out projects也用，而且也是有一样的问题。老板还不知道
: 自认为一直在工作上还是很努力，满认真地，老板也挺满意的。谁知自己这么马虎大意
: 会犯下这个错误。后悔死了，我觉得的这个错误的影响可能就是会让有些timing测得有
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d**r
发帖数: 899 | 10 不会吧，除了不干活的人，谁还能不犯错啊。老实承认，努力改正就行了。
flow
【在 i*******s 的大作中提到】
: 我是IC Design back end，做flow , clock , power 和 timing analysis的一些东西
: ，有个同事检查以前的timing,发现了几个coupling noise. 给我和老板发信说，你的
: clock flow好像没有shield好，我们又没model 对clock的coupling noise。 我一看果
: 然，有些情况的shield离得太远了，没有shield好， 一些别的信号route 进shield和
: clock route 之间了。
: 我以前一直没注意到和重视这方面，所以也没怎么去检查过，结果现在才发现。
: 老板现在以为只是现在正在进行的project有问题，现在改了就好了。可实际这个flow
: 在前两个已经taped out projects也用，而且也是有一样的问题。老板还不知道
: 自认为一直在工作上还是很努力，满认真地，老板也挺满意的。谁知自己这么马虎大意
: 会犯下这个错误。后悔死了，我觉得的这个错误的影响可能就是会让有些timing测得有
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c**m
发帖数: 1632 | 11 自己心里记住，不要承认。另外，在bbs讨论这种事不好。你这是工作，又不是学校里
做作业。成熟一点。
flow
【在 i*******s 的大作中提到】
: 我是IC Design back end，做flow , clock , power 和 timing analysis的一些东西
: ，有个同事检查以前的timing,发现了几个coupling noise. 给我和老板发信说，你的
: clock flow好像没有shield好，我们又没model 对clock的coupling noise。 我一看果
: 然，有些情况的shield离得太远了，没有shield好， 一些别的信号route 进shield和
: clock route 之间了。
: 我以前一直没注意到和重视这方面，所以也没怎么去检查过，结果现在才发现。
: 老板现在以为只是现在正在进行的project有问题，现在改了就好了。可实际这个flow
: 在前两个已经taped out projects也用，而且也是有一样的问题。老板还不知道
: 自认为一直在工作上还是很努力，满认真地，老板也挺满意的。谁知自己这么马虎大意
: 会犯下这个错误。后悔死了，我觉得的这个错误的影响可能就是会让有些timing测得有
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i*******s
发帖数: 298 | |
m*****t
发帖数: 3477 | 13 有没有update?
【在 i*******s 的大作中提到】
: 谢谢大家的回复，很感激
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