S**********e 发帖数: 147 | 1 小弟一直希望能做ASIC方面的RTL Design,但苦于年景不好,加上这块似乎entry level
基本没有职位,所以目前只有一家在FPGA上做RTL的公司(具体是做通信信号处理的)
要我。小弟别无选择,只好先加入了再说,但还是希望工作一段时间后能跳到NVIDIA,
Intel, Qualcomm之类的公司的。小弟也希望在这开始的两年能够有所积累,但就怕积
累了半天,业界却不认同。所以小弟想问,FPGA RTL Design 和chip 的RTL Design有
何不同吗?小弟没有这方面的经验,但小弟知道这里头肯定有不同的,synthesis的
tool也不一样,而且很多时候chip RTL需要考虑power很多。。。小弟真心希望版上工
作过的大神们给小弟指点迷津,先谢过~ |
S**********e 发帖数: 147 | 2 小弟一直希望能做ASIC方面的RTL Design,但苦于年景不好,加上这块似乎entry level
基本没有职位,所以目前只有一家在FPGA上做RTL的公司(具体是做通信信号处理的)
要我。小弟别无选择,只好先加入了再说,但还是希望工作一段时间后能跳到NVIDIA,
Intel, Qualcomm之类的公司的。小弟也希望在这开始的两年能够有所积累,但就怕积
累了半天,业界却不认同。所以小弟想问,FPGA RTL Design 和chip 的RTL Design有
何不同吗?小弟没有这方面的经验,但小弟知道这里头肯定有不同的,synthesis的
tool也不一样,而且很多时候chip RTL需要考虑power很多。。。小弟真心希望版上工
作过的大神们给小弟指点迷津,先谢过~ |
r***0 发帖数: 406 | 3 try to learn architecture, verification. Don't spend too much time on tool,
synthesis, design flow.
level
【在 S**********e 的大作中提到】![](/moin_static193/solenoid/img/up.png) : 小弟一直希望能做ASIC方面的RTL Design,但苦于年景不好,加上这块似乎entry level : 基本没有职位,所以目前只有一家在FPGA上做RTL的公司(具体是做通信信号处理的) : 要我。小弟别无选择,只好先加入了再说,但还是希望工作一段时间后能跳到NVIDIA, : Intel, Qualcomm之类的公司的。小弟也希望在这开始的两年能够有所积累,但就怕积 : 累了半天,业界却不认同。所以小弟想问,FPGA RTL Design 和chip 的RTL Design有 : 何不同吗?小弟没有这方面的经验,但小弟知道这里头肯定有不同的,synthesis的 : tool也不一样,而且很多时候chip RTL需要考虑power很多。。。小弟真心希望版上工 : 作过的大神们给小弟指点迷津,先谢过~
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n*****g 发帖数: 365 | 4 没有区别,都是写verilog,你不用关心用在FPGA还是芯片。
比起FPGA还是ASIC来,你更需要关心你的方向了。verilog没有数据结构,专业知识占
一大半: 你做了通信就不能做GPU、CPU,小方向很专。
现在只能说: GOOD LUCK |
S**********e 发帖数: 147 | 5 噢?那前辈觉得通信,CPU, GPU等等方向的前景如何呢?
【在 n*****g 的大作中提到】![](/moin_static193/solenoid/img/up.png) : 没有区别,都是写verilog,你不用关心用在FPGA还是芯片。 : 比起FPGA还是ASIC来,你更需要关心你的方向了。verilog没有数据结构,专业知识占 : 一大半: 你做了通信就不能做GPU、CPU,小方向很专。 : 现在只能说: GOOD LUCK
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