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U***e
发帖数: 26
1
请问需要读取80 MHz 的时钟信号并产生同步的但是频率降低的时钟信号输出,用什么
方案比较好呢?实验要求主要是读取80 MHz的外部时钟信号和一个1k到30kHz的TTL信号
,并同步,然后输出对应的时钟信号给AD。也就是说至少需要能同时读两路信号,
80MHz的时钟和一个几十KHz的TTL信号,同时输出两路基于上述信号的同步的时钟信号
,非相关专业,不知道采用什么板卡比较好,多谢。
a*****n
发帖数: 2499
2
这你都做不好?看来白学了。
U***e
发帖数: 26
3
学过部分数字电路,没学过和用过FPGA,非相关专业,谢谢。

【在 a*****n 的大作中提到】
: 这你都做不好?看来白学了。
a*****n
发帖数: 2499
4
和前面那个问TCXO的一样,FPGA phase detector + analog charger pump + VCXO 就
是基本的PLL设计。光FPGA自己那得看里面的DLL/DCM能不能完成相同功能。
你们公司招人吗,能不能毛遂自荐,看你设计的电路和我干的有点像。
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