c******r
发帖数: 76 | 1 你们的silicon wafer的oxidation layer是用什么工艺做的呢？wet thermal，dry
thermal oxidation还是那种dry thermal末了还加gas annealing的？
我的device是500um doped silicon+300nm SiO2,试过dry thermal的绝缘层，还是有
gate leakage呀，也不知道是需要更优的绝缘工艺还是因为我用了CHF4刻蚀背面的时候
出了点问题（evaporator之后lift-off之前有Au覆盖保护+一层薄薄的HMDS保护正面的）
给出有效建议的5个包子，谢谢 |
g*q
发帖数: 26623 | |
H********g
发帖数: 43926 | 3 学素吧
【在 g*q 的大作中提到】
: joke?
: 学术?
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d********f
发帖数: 43471 | 4 太牛b了，本版简直就是无所不能阿
的）
【在 c******r 的大作中提到】
: 你们的silicon wafer的oxidation layer是用什么工艺做的呢？wet thermal，dry
: thermal oxidation还是那种dry thermal末了还加gas annealing的？
: 我的device是500um doped silicon+300nm SiO2,试过dry thermal的绝缘层，还是有
: gate leakage呀，也不知道是需要更优的绝缘工艺还是因为我用了CHF4刻蚀背面的时候
: 出了点问题（evaporator之后lift-off之前有Au覆盖保护+一层薄薄的HMDS保护正面的）
: 给出有效建议的5个包子，谢谢
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c******r
发帖数: 76 | 5 不是joke
纯学术版基本没什么人，这的人多，而且基本上买买提的差不多都来这个版吧
我认真问的，不是开玩笑玩的 周围人中做这个的人太少了，我们老板也差不多可以
忽略，所以，只能网上发包子求教咯
【在 g*q 的大作中提到】
: joke?
: 学术?
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v********n
发帖数: 68 | 6 if you use dry thermal process, 100nm is more than enough.
did you check the quality of the oxide layer, if your furnace is
contaminated, you will see leakage. |
Z****e
发帖数: 6171 | 7 300nm SiO2 应该够厚了 你看看是不是SiO2层没做好
的）
【在 c******r 的大作中提到】
: 你们的silicon wafer的oxidation layer是用什么工艺做的呢？wet thermal，dry
: thermal oxidation还是那种dry thermal末了还加gas annealing的？
: 我的device是500um doped silicon+300nm SiO2,试过dry thermal的绝缘层，还是有
: gate leakage呀，也不知道是需要更优的绝缘工艺还是因为我用了CHF4刻蚀背面的时候
: 出了点问题（evaporator之后lift-off之前有Au覆盖保护+一层薄薄的HMDS保护正面的）
: 给出有效建议的5个包子，谢谢
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c******r
发帖数: 76 | 8 我不是自己做的
是从university wafer买的成品 package里面有测试说明,所以应该没有问题的
所以，可能是用RIE etch的时候出的问题吧or lift-off的时候用sonication出的问题？
我回头做个对比组，确定一下，谢谢你和楼上的
每人吃5包子~
【在 Z****e 的大作中提到】
: 300nm SiO2 应该够厚了 你看看是不是SiO2层没做好
:
: 的）
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s**e
发帖数: 1498 | 9 你的炉子该清理了。
的）
【在 c******r 的大作中提到】
: 你们的silicon wafer的oxidation layer是用什么工艺做的呢？wet thermal，dry
: thermal oxidation还是那种dry thermal末了还加gas annealing的？
: 我的device是500um doped silicon+300nm SiO2,试过dry thermal的绝缘层，还是有
: gate leakage呀，也不知道是需要更优的绝缘工艺还是因为我用了CHF4刻蚀背面的时候
: 出了点问题（evaporator之后lift-off之前有Au覆盖保护+一层薄薄的HMDS保护正面的）
: 给出有效建议的5个包子，谢谢
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g*q
发帖数: 26623 | 10 你要做到多少电压?这个很关键
的）
【在 c******r 的大作中提到】
: 你们的silicon wafer的oxidation layer是用什么工艺做的呢？wet thermal，dry
: thermal oxidation还是那种dry thermal末了还加gas annealing的？
: 我的device是500um doped silicon+300nm SiO2,试过dry thermal的绝缘层，还是有
: gate leakage呀，也不知道是需要更优的绝缘工艺还是因为我用了CHF4刻蚀背面的时候
: 出了点问题（evaporator之后lift-off之前有Au覆盖保护+一层薄薄的HMDS保护正面的）
: 给出有效建议的5个包子，谢谢
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c******r
发帖数: 76 | 11 大概需要到30-50V的gate
你们的back-side SiO2都是怎么弄掉的呢？用HF还是含氟的气体etch还是坚决不沾任何
F,用diamond knife挂掉一点然后silver paint沾到aluminum foil上？
求各位大侠分享你们fabricate FET microelectrodes devices的protocol(不愿意泄露
research秘密的给我私信，10包子回报，谢谢谢谢~）
我现在想到的一个可能性是因为我用CHF4或者用了sonication to lift-off(因为有些
gold粘得厉害，不超声波一下根本洗不掉），考虑下一个对比组完全不处理背面的氧化
层，用金刚刀瓜一小块，然后silver paint粘到aluminum foil,gate electrode插在
aluminum foil上。
如果这个可能性也排除了我就totally不知道怎么回事了，因为我对自己的整个
fabrication的操作流程还是很有信心没有任何出错的地方的
【在 g*q 的大作中提到】
: 你要做到多少电压?这个很关键
:
: 的）
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Z****e
发帖数: 6171 | 12 不谢 etch和liftoff是有可能破坏 特别是etch
题？
【在 c******r 的大作中提到】
: 大概需要到30-50V的gate
: 你们的back-side SiO2都是怎么弄掉的呢？用HF还是含氟的气体etch还是坚决不沾任何
: F,用diamond knife挂掉一点然后silver paint沾到aluminum foil上？
: 求各位大侠分享你们fabricate FET microelectrodes devices的protocol(不愿意泄露
: research秘密的给我私信，10包子回报，谢谢谢谢~）
: 我现在想到的一个可能性是因为我用CHF4或者用了sonication to lift-off(因为有些
: gold粘得厉害，不超声波一下根本洗不掉），考虑下一个对比组完全不处理背面的氧化
: 层，用金刚刀瓜一小块，然后silver paint粘到aluminum foil,gate electrode插在
: aluminum foil上。
: 如果这个可能性也排除了我就totally不知道怎么回事了，因为我对自己的整个
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c******r
发帖数: 76 | 13 我刚做了一批新的device,用P3HT做标准化测试，只加了0to-8v的gate voltage,居然也
有露电。。。。。凌乱鸟
btw,买买提热心人士真不少，我早该上网上来多问问，我们老板在这方面特别弱，基本是给
不了什么建议，一个人摸索好辛苦啊。谢谢各位同学了~~ 有包子全发给你们都行~
【在 g*q 的大作中提到】
: 你要做到多少电压?这个很关键
:
: 的）
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m*******r
发帖数: 13263 | |
c*******7
发帖数: 17225 | |
c******r
发帖数: 76 | 16 那你etch之前怎么保护正面的呢？
我是做好pattern之后去镀金，镀完金后spin一层薄薄的HMDS(没舍得再加PR),然后用
RIE的etch（22sccm CHF4+2sccm O2),etch玩了之后用acetone liftoff
我觉得有金和HMDS,应该保护得还可以了啊
【在 Z****e 的大作中提到】
: 不谢 etch和liftoff是有可能破坏 特别是etch
:
: 题？
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c********e
发帖数: 42175 | 17 给版里也捐五个吧？你说有没有道理。
【在 c******r 的大作中提到】
: 不是joke
: 纯学术版基本没什么人，这的人多，而且基本上买买提的差不多都来这个版吧
: 我认真问的，不是开玩笑玩的 周围人中做这个的人太少了，我们老板也差不多可以
: 忽略，所以，只能网上发包子求教咯
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Z****e
发帖数: 6171 | 18 我们也是买的直接氧化好的Si wafer 没有etch过 所以不是太清楚
【在 c******r 的大作中提到】
: 那你etch之前怎么保护正面的呢？
: 我是做好pattern之后去镀金，镀完金后spin一层薄薄的HMDS(没舍得再加PR),然后用
: RIE的etch（22sccm CHF4+2sccm O2),etch玩了之后用acetone liftoff
: 我觉得有金和HMDS,应该保护得还可以了啊
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g*q
发帖数: 26623 | 19 8V都不行?漏多少? S-D有电压么?
要不自己做吧,洗干净点,用dry,温度低点(慢点).
本是给
【在 c******r 的大作中提到】
: 我刚做了一批新的device,用P3HT做标准化测试，只加了0to-8v的gate voltage,居然也
: 有露电。。。。。凌乱鸟
: btw,买买提热心人士真不少，我早该上网上来多问问，我们老板在这方面特别弱，基本是给
: 不了什么建议，一个人摸索好辛苦啊。谢谢各位同学了~~ 有包子全发给你们都行~
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c******r
发帖数: 76 | 20 谢谢你耐心解答，也给你5个包子
谢谢~
【在 g*q 的大作中提到】
: 8V都不行?漏多少? S-D有电压么?
: 要不自己做吧,洗干净点,用dry,温度低点(慢点).
:
: 本是给
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c******r
发帖数: 76 | 21 谢谢帅哥耐心解答
我先rule out etch的可能性，回头有问题再来问你们
谢谢 呵呵
【在 Z****e 的大作中提到】
: 我们也是买的直接氧化好的Si wafer 没有etch过 所以不是太清楚
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c******r
发帖数: 76 | 22 呵呵 我包子都别人给的，发完就没了
给2个，以示对占用版面讨论不相关问题的损失费~
【在 c********e 的大作中提到】
: 给版里也捐五个吧？你说有没有道理。
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g***i
发帖数: 795 | 23 建议不要用dry etch,用wet etch试一下 |
I****9
发帖数: 5245 | |
h*********s
发帖数: 45 | 25 你还是把买来的wafer在做任何处理前直接测一下是否漏电吧， 比如在SiO2表面蒸金，
然后在边角上用刮掉一点SiO2露出下面的Si， 测一下金和Si之间是否导电。
我们组以前也在University Wafer买， 后来发现他们的SiO2层有漏电问题， 甚至
500nm
的氧化层还是漏电， 就再也不买他们的wafer了。
题？
【在 c******r 的大作中提到】
: 呵呵 我包子都别人给的，发完就没了
: 给2个，以示对占用版面讨论不相关问题的损失费~
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Z****e
发帖数: 6171 | 26 晕死 我们这批也是他们那买的 不过氧化是另外做的好像
【在 h*********s 的大作中提到】
: 你还是把买来的wafer在做任何处理前直接测一下是否漏电吧， 比如在SiO2表面蒸金，
: 然后在边角上用刮掉一点SiO2露出下面的Si， 测一下金和Si之间是否导电。
: 我们组以前也在University Wafer买， 后来发现他们的SiO2层有漏电问题， 甚至
: 500nm
: 的氧化层还是漏电， 就再也不买他们的wafer了。
:
: 题？
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a***e
发帖数: 27968 | 27 MOSFET?
这个没有器件结构和整个流程根本没法搞清楚哪一步出问题
gate一般就是dry thermal
的）
【在 c******r 的大作中提到】
: 你们的silicon wafer的oxidation layer是用什么工艺做的呢？wet thermal，dry
: thermal oxidation还是那种dry thermal末了还加gas annealing的？
: 我的device是500um doped silicon+300nm SiO2,试过dry thermal的绝缘层，还是有
: gate leakage呀，也不知道是需要更优的绝缘工艺还是因为我用了CHF4刻蚀背面的时候
: 出了点问题（evaporator之后lift-off之前有Au覆盖保护+一层薄薄的HMDS保护正面的）
: 给出有效建议的5个包子，谢谢
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