t******2
发帖数: 1 | |
c***c
发帖数: 21374 | |
t******2
发帖数: 1 | 3 有的人挖苦讽刺
有的人埋头苦干
讽刺的人不知道，苦干的人如果倒下，他也随时成为被奴役的对象 |
g********r
发帖数: 1251 | 4 搞科研是要鼓励的。但一片文章带大约20个作者这尼玛有些扯蛋了吧。 |
I****e
发帖数: 7742 | 5 尼玛一群不学无术的小将 屁都不懂 又被自媒体收割智商税
连这个sub 1 nm指的是什么长度都不懂 尼玛就自嗨翻了
1nm Gate Length = 1nm 芯片工艺 大学芯片设计体育老师教的
还尼玛不需要高精度光刻机 不考虑集成 确实不需要高精度光刻机 一个substrate上准
备做几个transistor就可以了
尼玛号称高教育水平的菌斑索南能被小学文化的自媒体糊弄的一愣一愣的 难怪傻子太
多 骗子都不够用的
【在 t******2 的大作中提到】
: 还不需要高精度光刻机
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I****e
发帖数: 7742 | 6 你有这个能力看懂我说的 再装不迟
小将没文化就只能无能狂怒了 |
m**f
发帖数: 67 | 7 都问你祖籍了
看样子打算挖你祖坟
【在 I****e 的大作中提到】
: 你有这个能力看懂我说的 再装不迟
: 小将没文化就只能无能狂怒了
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I****e
发帖数: 7742 | 8 lol 小将就是这样咯 无能的表现就是狂怒
【在 m**f 的大作中提到】
: 都问你祖籍了
: 看样子打算挖你祖坟
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I****e
发帖数: 7742 | 9 有点芯片基础的都知道我回帖里面那几句话就足够揭穿自媒体报道里面的1nm工艺和不
需要高精度光刻机是骗傻子的了
需要我从芯片设计和制程101开始给你做科普？ 你的基础是什么
场效晶体管知道是什么？
场效晶体管如何集成芯片 并由此决定芯片工艺大小知道？
知道这两个最基本的概念 就足够揭穿自媒体借那个paper造的谣了
还要我给你解释什么是晶体管吗？ 这些弱智一样的自媒体 受众都尼玛是啥东西。。。 |
I****e
发帖数: 7742 | 10 小将最爱拿着自媒体假消息自嗨 又不是一天两天的事情了
抱着一坨小学生造一坨大粪 就兴奋的啃食 还不许人质疑 那是坨大粪 老将说是假的
就对老将人身攻击 哈哈 你们小将真厉害 |
I****e
发帖数: 7742 | 11 刚用芯片基础101抽完你了呀 你还是得捏着鼻子把那坨屎扔了 对吧 哈哈 |
l********e
发帖数: 3986 | 12 看来已经把土鳖逼疯了，除了胡言乱语，已经不知所措。
【在 t******2 的大作中提到】
: 还不需要高精度光刻机
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c****o
发帖数: 32446 | 13 你为什么还在跟这个attention货说来说去？不理睬他不就好了？ |
I****e
发帖数: 7742 | 14 你们小将最喜欢抱着自媒体自嗨呀 你看你之前那些帖子 被揭穿之后面红耳赤人身攻击
lol
是不是很心痛 又一个重大成果被发现对1nm芯片也没用 对绕开高精度光刻机也没用 发
现跟吃了一坨大便一样？ 我帮你把屎从嘴里抠出来 你就这么谢谢我的？ |
I****e
发帖数: 7742 | 15 土鳖又一次成功的弯道超车 lol
尼玛小将真是一群蠢货
【在 l********e 的大作中提到】
: 看来已经把土鳖逼疯了，除了胡言乱语，已经不知所措。
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f***y
发帖数: 4447 | 16 诈骗岛巴子又在炸版了。有种你就发表论文反驳
【在 I****e 的大作中提到】
: 土鳖又一次成功的弯道超车 lol
: 尼玛小将真是一群蠢货
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I****e
发帖数: 7742 | 17 又是一个低智小将上钩的 每次发芯片自嗨都被我打脸 伤疤这就好了？
【在 f***y 的大作中提到】
: 诈骗岛巴子又在炸版了。有种你就发表论文反驳
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f***y
发帖数: 4447 | 18 都不知道你几时打我了。以后通知一声
【在 I****e 的大作中提到】
: 又是一个低智小将上钩的 每次发芯片自嗨都被我打脸 伤疤这就好了？
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I****e
发帖数: 7742 | 19 嘴 够硬的
28nm 光刻机呢？
华虹14nm接阿里的芯片单子呢
脸都被扇没了 嘴还在 太硬了 lol
【在 f***y 的大作中提到】
: 都不知道你几时打我了。以后通知一声
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I****e
发帖数: 7742 | |
I****e
发帖数: 7742 | 21 因为你们小粉q就是没文化容易被自媒体灌屎啊 这不是很正常吗
我就是告诉你 这个lz这个自嗨小粉q在给你灌屎 别吞了 下次看到自媒体自嗨之前 多
动脑子想想 |
I****e
发帖数: 7742 | 22 哈哈 明明是我帮你把lz给你灌进去的自媒体屎拔出来了 别装了
不是我说 你都不知道自己哪儿被忽悠了 稍微实事求是一点就好 |
d***u
发帖数: 5 | 23 奴役个屁
你丫的吃得用的都是别人生产的，你被奴役了？
【在 t******2 的大作中提到】
: 有的人挖苦讽刺
: 有的人埋头苦干
: 讽刺的人不知道，苦干的人如果倒下，他也随时成为被奴役的对象
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t******s
发帖数: 61 | 24 阴不撸别嚣张
本帝虽然不是学硬件
但看了一下原文
你的意思是这种垂直晶体管技术，和目前芯片集成的晶体管不一样？
不能用于芯片晶体管集成？
如果答案为yes
那么自媒体的解读没有问题
如果答案为no
那么这种垂直晶体管技术可以用来做什么呢 |
N**********d
发帖数: 2466 | 25 nature electronics
impact factor > 12 应该是好杂志吧？ |
I****e
发帖数: 7742 | 26 很高兴你是从技术角度提问 我看了下文章 看看我的解释你能不能看懂 有没有道理
垂直晶体管技术并不是一个新概念，现在的CFET GAA-FET之类用来做3nm以下芯片技术
的 底层已经是垂直晶体管技术 这个构架本身并没有太多新奇的地方 就是把原来只能
从顶部垂直向下控制SD通道 改成从侧面，侧面+底部同时控制。
但是在集成电路制造里面是很难做到密集集成。 这也是在7nm之前 没有人用这种底层
构架，成本太高，各种材料engineer技术需求太高。 里面有很多结构性和电性问题。
然而做这种构架的难度并不在于缩短沟道长度， 而是在于增加沟道接触表面积 来达到
更有效的电流控制开关比。 在3D构架里面 缩短沟道长度 等价于降低芯片高度 对于提
高芯片密度（单位面积）上晶体管数目是没有帮助的。 单位面积上晶体管能集成数目
不但跟底层transistor构架有关 还跟后端金属层级布线密度和中间链接段的通道密度
有管 而这些在一起配合好才能有效提高密度。 所以说，你把一个高度尺寸降低 对提
高芯片密度一点用都没有。
你也许会说 那我现在把这些单层MoS2 材料构成的垂直transistor都叠加起来，做成单
位面积垂直集成很多的transistor 不就可以提高单位面积晶体管数目了吗。这个idea
在3D-NAND里面就有类似叠加176层来做的
问题是什么呢， 因为这种垂直叠加结构造成中端和后端的读写信号通道（source-
drain通道， gate signal通道）会非常拥挤 造成很大的寄生电容 反而降低了速度。
而且对于制程难度的挑战增加了不止一个难度（参考CFET的构造你就能明白， 单纯的
把一个NMOS和PMOS构造叠加在一起 就构成了光刻和材料的双重挑战） 所以说 这种构
架 没有这两方面的技术储备 没有人敢玩儿。
所以这个东西 你在实验室制备一两个transistor用来测电性， 物理系和EE的phd实验
室里有的是。 当然不需要光刻机，我在实验室用ebeam就能做。
说能被大规模集成化 需要业界的整个技术支持，包括光刻，材料生长，刻蚀，磨平 技
术的整体合成。 对光刻而言不是降低要求了 而是提高要求了。
这些自媒体根本不会告诉你从实验室到工业界 难度是什么， 他们看到一个沟道长度 0
.63nm 就惊呼能做到1nm芯片工艺 就跟我发现你头发直径是微米级别 我就说你是个微
米人一样。可笑吧
而且我看了下文章 里面也承认了他们device里面有芯片里面最常见的short gate
length effect （就是沟道长度过短带来的S/D effect）出现这种短沟道效应 基本上
可以判死刑了。因为你的S/D电流电压稍微大一点 就会造成沟道电压不稳 造成运算错
误。
【在 t******s 的大作中提到】
: 阴不撸别嚣张
: 本帝虽然不是学硬件
: 但看了一下原文
: 你的意思是这种垂直晶体管技术，和目前芯片集成的晶体管不一样？
: 不能用于芯片晶体管集成？
: 如果答案为yes
: 那么自媒体的解读没有问题
: 如果答案为no
: 那么这种垂直晶体管技术可以用来做什么呢
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T*********s
发帖数: 20444 | 27 水子刊之一
【在 N**********d 的大作中提到】
: nature electronics
: impact factor > 12 应该是好杂志吧？
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l*******k
发帖数: 922 | 28 这个一看就是内行人。亏你有耐心给几个弱智嘴臭的小将搞科普
。
【在 I****e 的大作中提到】
: 很高兴你是从技术角度提问 我看了下文章 看看我的解释你能不能看懂 有没有道理
: 垂直晶体管技术并不是一个新概念，现在的CFET GAA-FET之类用来做3nm以下芯片技术
: 的 底层已经是垂直晶体管技术 这个构架本身并没有太多新奇的地方 就是把原来只能
: 从顶部垂直向下控制SD通道 改成从侧面，侧面+底部同时控制。
: 但是在集成电路制造里面是很难做到密集集成。 这也是在7nm之前 没有人用这种底层
: 构架，成本太高，各种材料engineer技术需求太高。 里面有很多结构性和电性问题。
: 然而做这种构架的难度并不在于缩短沟道长度， 而是在于增加沟道接触表面积 来达到
: 更有效的电流控制开关比。 在3D构架里面 缩短沟道长度 等价于降低芯片高度 对于提
: 高芯片密度（单位面积）上晶体管数目是没有帮助的。 单位面积上晶体管能集成数目
: 不但跟底层transistor构架有关 还跟后端金属层级布线密度和中间链接段的通道密度
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I****e
发帖数: 7742 | 29 那个谁的帝是真的问问题的。 我不介意分享
上来就人身攻击脏话骂人的 就没必要跟它们对骂了
【在 l*******k 的大作中提到】
: 这个一看就是内行人。亏你有耐心给几个弱智嘴臭的小将搞科普
:
: 。
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I****e
发帖数: 7742 | 30 花时间看了一下那个论文而已
就这么点玩意儿还需要查资料 真当别人是弱智了 |
l*******k
发帖数: 922 | 31 这是那个翻墙的廊庑吧。前一阵被人揭发是在国内。换了个马甲来了，但是那个嘴臭的
程度改不了的 |
I****e
发帖数: 7742 | 32 少搞些人身攻击 连个像样的问题都问不出来 真tmd丢人 |
I****e
发帖数: 7742 | 33 看它骂骂咧咧人身攻击半天连个有质量的问题都憋不出来 科普都没办法做
尼玛现在小将真的越来越蠢了
又蠢又不爱学习 建设国产芯片就靠它们了
【在 l*******k 的大作中提到】
: 这是那个翻墙的廊庑吧。前一阵被人揭发是在国内。换了个马甲来了，但是那个嘴臭的
: 程度改不了的
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s*******5
发帖数: 560 | |
G****1
发帖数: 8414 | |
C*****l
发帖数: 1 | |
t******s
发帖数: 61 | 37 以垂直晶体管技术来提升集成度和克服对光刻机的依赖
未免不是一条好思路
而且那篇文章提出了用二硫化钼作为半导体沟道的薄层或单原子层的短沟道垂直器件
本身就是一种进步，从文章看好像也解决了一些关键问题比如隧穿电流
虽然你说单位面积上晶体管集成数目也跟后端金属层级布线密度和中间链接段的通道密
度有关
但至少解决了目前平行晶体管占空间至少3nm的问题
从实验室到量产当然是long way to go
但尼玛没有第一步哪来的第二步
啼啼啼
。
【在 I****e 的大作中提到】
: 很高兴你是从技术角度提问 我看了下文章 看看我的解释你能不能看懂 有没有道理
: 垂直晶体管技术并不是一个新概念，现在的CFET GAA-FET之类用来做3nm以下芯片技术
: 的 底层已经是垂直晶体管技术 这个构架本身并没有太多新奇的地方 就是把原来只能
: 从顶部垂直向下控制SD通道 改成从侧面，侧面+底部同时控制。
: 但是在集成电路制造里面是很难做到密集集成。 这也是在7nm之前 没有人用这种底层
: 构架，成本太高，各种材料engineer技术需求太高。 里面有很多结构性和电性问题。
: 然而做这种构架的难度并不在于缩短沟道长度， 而是在于增加沟道接触表面积 来达到
: 更有效的电流控制开关比。 在3D构架里面 缩短沟道长度 等价于降低芯片高度 对于提
: 高芯片密度（单位面积）上晶体管数目是没有帮助的。 单位面积上晶体管能集成数目
: 不但跟底层transistor构架有关 还跟后端金属层级布线密度和中间链接段的通道密度
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I****e
发帖数: 7742 | 38 尼玛 我白写了
用这个集成方法，本质上是提高了对光刻机的依赖。类似结构的CFET为了能做出来2nm-
1nm工艺都已经在用EUV SADP了 ， 一次EUV曝光都不够用了。
而且电性放面 遂穿克服了也没用呀 短沟道效应是致命的 这就是因为用了太短的沟道
引起的，which is 这个paper的卖点。
就是说，你demo的gate length越小 short gate length effect 就会越严重。
你这个第一步当然是好事儿 用于研究单层材料电性是有帮助的，但是对于芯片集成 没
啥用。
你自己去搜一下短沟道效应 整个半导体前段用了几十年来fight agaisnt 这个问题 你
这么一搞 尼玛 全回去了 。。。
【在 t******s 的大作中提到】
: 以垂直晶体管技术来提升集成度和克服对光刻机的依赖
: 未免不是一条好思路
: 而且那篇文章提出了用二硫化钼作为半导体沟道的薄层或单原子层的短沟道垂直器件
: 本身就是一种进步，从文章看好像也解决了一些关键问题比如隧穿电流
: 虽然你说单位面积上晶体管集成数目也跟后端金属层级布线密度和中间链接段的通道密
: 度有关
: 但至少解决了目前平行晶体管占空间至少3nm的问题
: 从实验室到量产当然是long way to go
: 但尼玛没有第一步哪来的第二步
: 啼啼啼
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