t*******r
发帖数: 22634 | 1 hi-tech 的 startup 首先是出活吧，不出活的话，成本木有意义滴。
当然，黑窑 startup 另当别论 ………… |
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H********s
发帖数: 1024 | 2 IP protection is also important |
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d******u
发帖数: 32 | 4 同意，如果一个牛人能统领全局，
再招几个干杂活的就搞定了。牛人一个人一年就能省下至少$50万美元的雇人费了。
这种模式是startup成功最好的了。 |
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s********y
发帖数: 54 | 6 为什么switch tapeout贵呢。process一样的话应该都一样吧。要么switch的chip都特
别大吗 |
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m****c
发帖数: 1181 | 7 又扯鸡巴蛋了，马工写错一行，上亿人就没法约炮了，不比你那个什么破tapeout重要
？你丫当民工还有自豪感了？ |
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发帖数: 1 | 8 由于家庭原因可能需要去西雅图找工作
phd背景是EDA/CAD的，analog IC也有一些涉猎，因为要自己tapeout然后测数据再做
model
感觉西雅图的那几家都是纯软件，没有像类似apple那么大硬件部门
大家有知道的公司吗？会不会有一些不太有名的？我自己尝试找了找，几乎没有 |
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s*****g
发帖数: 66 | 11 大家好，小弟我目前在美国某top50学校念EE PhD，方向是IC design，第一年，想在暑
假找个analog/RF 方向的暑假实习机会，老板也鼓励。网上投简历目前木有回音，不知
道各位校友所在的公司有没有internship opening，可以帮我refer一下？多谢！
个人情况：我对IC design很有热情，基础还算扎实。这个学期在上advanced analog的
课，除此以外在自学UCLA Razavi的analog lecture和berkeley ee140/240的webcast。
以前在射光所和现在在实验室都有schematic设计和仿真的经历。course project也做
过不少，熟悉cadence和ads。没有tapeout经历。
求校友！
求温暖！
求回复！ |
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ET
发帖数: 10701 | 12 IC DESIGN这行就这样。
硬件(各类测试设备）动辄上万几十万，软件license也是10万20万，好的ic designer
的薪水也要10万20万，还有做layout的，测试的， 别说founders的薪水，拿出去
tapeout每次10万也有可能。
还不能保证一次成功，所以产品周期也长，而且还不是能加班就加出来的。
接下来就是marketing/sells , 现在这行能做出别人做不出的东西的公司也少，都是号
称能比别人做的好或便宜，可人家用那些也有时间了，想说服别人用自己的也难。
现在那公司似乎还行，有更多的产品了，但不知道利润咋样。 |
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C********n
发帖数: 150 | 13 归根结底是个成本问题。这里有两个成本，一个是开发成本，另外一个是销售成本。
开发成本主要是人乘以时间。从技术角度上讲，每种硬件结构，CPU，GPU，DSP，FPGA
，ASIC，MIC(比如Xeon Phi），都有各自的适用范围，关键还是设计和测试的成本。每
种架构的Compiler现在基本成熟了，当然要优化就得看具体优化要求了。
销售成本主要就是器件成本了。从钱上来说自然是CPU，DSP，MIC之类的最便宜了，
ASIC和FPGA比器件成本的话现在越来越微妙，特别是16nm,10nm开始，ASIC Tapeout已
经不是谁都玩得起的了。还有一个器件成本是功耗，其实这个是一开始就得考虑的。
回到FPGA，现在High Level Synthesis技术上差不多了，剩下的公司也没几个了，自己
Google吧。最根本的问题是一个把Untimed的Algorithm转换成一个Cycle Accurate的
RTL Model。
硅工码工最关心技术细节，但关键还是得有应用和市场。想做这方面技术的PM我。 |
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p****e
发帖数: 183 | 14 （
按：此转载是有感于板上似乎很多人不理解医易堂这样一个 EE PHD 背景的中医思路。
作为有相似
工程背景的人，我是非常理解和赞赏医易堂的理念的。以下转载文虽不能彻底解析中医
和系统工程学
之间的关系，却也给出了许多提示。我个人观察，周围一堆搞系统工程的朋友同事大多
不排斥中医；
而颇有几个搞纯理科或文科的朋友却是标准的中医黑。或许正好有钱学森和方舟子做代
表人物吧。
转载自：
http://tcmfriends.com/wp/?p=183
）
那一種工程師適合做中醫師?
矽谷三面環山僅北面對著舊金山灣，登臨矽谷四週的山而向下望，可以看到一片青翠
中有一座座高科技公司，多少人類的未來在此揭幕，多少成敗故事在此上演。
「工程師」是一個在矽谷從事腦力密集工作者的泛稱，其實細分起來還是很多類別的。
有硬體工程師，有軟體工程師，甚至在之間還有韌體(firmware)工程師。而其中光是
硬體工程師又可就工作範圍分為開發工程師(R & D)、應用工程師(application)兩大類。
基本上本團團友都是硬體開發工程師。
若單表開發工程師工作可再分為系統工程師，晶片工程師，開發工具工程師(ed... 阅读全帖 |
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r*****e
发帖数: 620 | 15 depends on field
比方说电路的，想出一个idea, 画电路，仿真，调试，layout...
最少得一个月吧
tapeout一般得等3个月，测试拿数据再要一个月
感觉半年一篇已经很牛了... |
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c*******l
发帖数: 4801 | 17 到底是否工作情况不知道，不过你可以google看一下35度时候有load transient的震荡
模拟图，看看是不是你想要的
所谓 |
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a*******e
发帖数: 62 | 19 比较危险吧 其实我的PM和input common mode level 有关系 比较接近vss的时候最差
35度 平时都有60左右 不过应用场合又比较严格 是unity gain buffer |
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c****s
发帖数: 2487 | 20 关键看small signal transient response，phase/gain margin只需要用作辅助分析 |
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n******g
发帖数: 662 | 21 Not good. Fabrication also causes some phase margin drift.
Did you simulate your opamp? You would see the oscillation in the unit gain
configuration. |
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t*******n
发帖数: 408 | 22 Not a good idea.
Add some variation in your simulation you will see oscillation.
所谓 |
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c****s
发帖数: 2487 | 23 你仿真用的模型没有包括process variation? 那还是有点危险的
经验 |
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a*******e
发帖数: 62 | 24 多谢了 我忽略了 simulation加variation
具体来说是根据工艺把schematic的参数故意调差还是做梦特卡洛分析？ |
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c****s
发帖数: 2487 | 25 3sigma的参数variation要“故意”加上去吧
monte carlo怎么说呢，我一般stability不弄这个,offset会参考看一看
我们这一宗师级的人物对monte carlo特别不感冒
他的一句名言是“你不会掷色子算你的工资”，呵呵 |
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r*****e
发帖数: 620 | 26 就算看不到oscillation，ripple总是有的吧，看ripple大不大就知道严重程度了
经验 |
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a*m
发帖数: 6253 | 27 如果是学校李德项目就还好，但是也要泡泡 corner。
你考虑封装，测试了么？ 第一个pole如果在外面（负载），你还可以在板子上加电容
。 |
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d**r
发帖数: 899 | 28 如果你要想测试的时候省心，你得保证在所有的corner都至少有50度甚至60度的相位裕
度。35度就去投片这属于胡闹。
所谓 |
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b**s
发帖数: 231 | 29 Looking at the transient simulation is more meaningful than AC. AC is just
a double check.
See if you have a fall-back plan if 35 deg doesn't work on silicon. How
about increasing the overall biasing current of the opamp? Does it give you
more PM and better transient results by having more current? If so, have a
programmable pin to adjust the current. |
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M*******c
发帖数: 4371 | 30 worst case or typical？
而求用在什么application中？ 如果是长时间大范围的swing，可能没那么严重。自身
的saturation就可以防止overshoot 振荡。
所谓 |
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a*******e
发帖数: 62 | 31 未来Analog IC的就业状况如何？工业界的朋友 学术界的朋友有什么高见呢？
闲下来的时候我经常考虑自己学的这个Analog IC将来对我自己事业发展的前途问题 我
自己在学校里已经tapeout过了两个chip 对analog IC算是有了一个比较皮毛的了解了
整个流程也算走过一遍了 从订 spec 到 design 到 layout 到回来自己做PCB测试 原
来不了解IC的时候想学习的欲望特别强烈 现在倒是缺少了吸引力和神秘感
很多人说Analog IC将来的市场份额会越来越小 现在听一些工业界的人说很多大的
foundry 手上都有很多Analog IC的标准的模块 无论客户要什么要求 马上就可以给客
户 而且都已经事先mask 做好了 各个application的block都有 形成了一个 庞大的
library 举例来说 XXX foundry 手上有上百个各种spec 的 OPamp mask 无论客户要
什么 它们随便就拿出一个
而且现在中国正在蚕食美国的IC design 的空间 很多国内的普通大学都可以做analog
IC 中国工程师的薪水要求又低 中国人也 |
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r*****e
发帖数: 620 | 32 学生还是学习为主嘛，用不着做多fancy的东西，整个流程能自己从头做一遍就很牛了
系统怎么会低端呢？如果从芯片到系统都自己设计，比光做芯片复杂多了...
我觉得把重心放在analog上，
tapeout以后用现成的AD/DA芯片和FPGA做接口，c++编个程
就能做个到处show的小系统，真能学不少东西，而且挺有成就感，对以后工作也很有好处
很多IC公司的免费sample就是很大的支持了，呵呵 |
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N**r
发帖数: 97 | 33 未来Analog IC的就业状况如何？工业界的朋友 学术界的朋友有什么高见呢？
闲下来的时候我经常考虑自己学的这个Analog IC将来对我自己事业发展的前途问题 我
自己在学校里已经tapeout过了两个chip 对analog IC算是有了一个比较皮毛的了解了
整个流程也算走过一遍了 从订 spec 到 design 到 layout 到回来自己做PCB测试 原
来不了解IC的时候想学习的欲望特别强烈 现在倒是缺少了吸引力和神秘感 |
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c******h
发帖数: 454 | 34 right, a failed tapeout may cost a few million.
a analog chip may only need a few analog designers.
or even 1-2. |
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J***n
发帖数: 25 | 35 我也算是对电路很感兴趣的，以前大学电路的课成绩还都不错。
但问题是，我即使是用父母的血汗钱速成一个美国的Master，仍然没有IC的tapeout经
验啊。
不知道RF相关的其他工种前途如何，比如测试，或者做伟大的application engineer
或者，是不是现实考虑，往往自费速成master再工作，应该考虑远离microwave了？ |
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d**e
发帖数: 94 | 36 u can find analog design jobs even without tapeout experience. But you have
to get into a decent IC grogram such as UCLA, Davis, USC, UCSD.... |
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J***n
发帖数: 25 | 37 那一些RF/Microwave的test相关的工作能找到吗？
前途如何？
或者没有tapeout的经验，但是专注于一些microwave passive，用软件做做仿真，结合
经验的如何？ |
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D*e
发帖数: 5 | 38 ASIC机会越来越少，前端/后端都一样。FPGA好去军工。有机会转mixed-signal.要有
TAPEOUT经验。 |
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s*******y
发帖数: 4173 | 39 在tapeout的deadline'之前都是要熬夜的。 |
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i******s
发帖数: 911 | 40 我们实验室这个月刚tapeout了一个60G tranceiver, UCLA |
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c******A
发帖数: 2421 | 41 哈哈~原来你也在这里阿~
这次tapeout顺利吗~ |
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c**e
发帖数: 5555 | 42 把你要申的位子直接对应的经验放最前面，可以适当总结一下，比如XX years
experience on analog IC design/layout/test, familiar with AD/DA, PLL etc,
tapeout XX chips (if you have)
coding的东西往后放放吧。多突出经验，analog就看经验。 |
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s******v
发帖数: 4495 | 43 如果design + tapeout 成本是从2-3M，到了10M以上，那么通用chip会流行起来，象用
量只有10-50万片的大ASIC，单价从$4-20，变成了20-100.那么明显asic就会不流行了。 |
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h******e
发帖数: 666 | 44 其实大家都是用盗版cadence做到gds，然后跑到某设计中心用正版的cadence
stream in/out 一下就变成正版的可以去tapeout了 |
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c*******n
发帖数: 442 | 45 小弟最近正在申请北美Fall 2011 PHD，而且申请的是据说最难的申请RF IC Design方
向。
想如果收的都是AD就找一个最好的从了……
在国内读研期间靠打些数字后端的工攒够了申请费 ~1500RMB/月，所以想问一下如果到
米国读PHD，类似的小工作好找么？（我的数字后端工作一般就是流片前一两周累死累
活，平时没事，我想这样的零工比较适合PHD做）
我的经验是~10万门级混合信号SoC数字后端(MCU+AD+LDO+RAM+FLASH)，从综合直到
Tapeout都能做（除了DFT）~ |
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