C********e 发帖数: 219 | 1 小弟新学VLSI,异常郁闷,问个很弱的问题
图中NMOS旁边的P+和PMOS旁边的N+是做什么用的?
为什么一般电路图上NMOS的p+的gate在两个n+之间,pmos的n+的gate在两个p+之间,到
了这个截面图上就到旁边了?gate那里成了polysilicon? |
c*******l 发帖数: 4801 | 2 P+和N+是电源接触contact的地方,减小电阻
那俩黑的是gates,一个给NMOS,一个给PMOS.是poly
这个都是课上讲的。
VLSI其实不难,主要是size那些gates, wells, dopes, etc
【在 C********e 的大作中提到】![](/moin_static193/solenoid/img/up.png) : 小弟新学VLSI,异常郁闷,问个很弱的问题 : 图中NMOS旁边的P+和PMOS旁边的N+是做什么用的? : 为什么一般电路图上NMOS的p+的gate在两个n+之间,pmos的n+的gate在两个p+之间,到 : 了这个截面图上就到旁边了?gate那里成了polysilicon?
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C********e 发帖数: 219 | 3 谢谢解答
那为什么要用P+和N+呢,不能直接把电源接在左边的N+和右边的P+上么? |
c****p 发帖数: 6474 | 4 那个+和-不是表示电极性,而是表示N和P掺杂的浓度,+为浓度大,-为浓度小。之所以
用P+和N+是为了减小wire和well/substrate的接触电阻。通常情况下,P+接VDD,N+接
GND。
n管和p管的源极要接地和电源是没错的,但是也要保证它们所在的p阱(well)和n衬底
(substrate/bulk)也要接电源和地。这是管子工作的基础。建议找书看一下相关的结
构。
管子下面的那两个三极管应该是latch up的示意图,可以暂时先不研究它。MOS的基本
结构搞清楚以后再摆弄它也行
【在 C********e 的大作中提到】![](/moin_static193/solenoid/img/up.png) : 谢谢解答 : 那为什么要用P+和N+呢,不能直接把电源接在左边的N+和右边的P+上么?
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C********e 发帖数: 219 | 5 在谢谢解答
那可以这样理解吧:这里接触电阻是P+相对于P-well要小一些吧,原因就是掺杂浓度高
? |
c****p 发帖数: 6474 | 6 嗯
【在 C********e 的大作中提到】![](/moin_static193/solenoid/img/up.png) : 在谢谢解答 : 那可以这样理解吧:这里接触电阻是P+相对于P-well要小一些吧,原因就是掺杂浓度高 : ?
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C********e 发帖数: 219 | |