l********s
发帖数: 358 | 1 在网上看到的这两个interview问题
1. You have three adjacent parallel metal lines. Two out of phase signals
pass through the outer two metal lines. Draw the waveforms in the center
metal line due to interference. Now, draw the signals if the signals in
outer metal lines are in phase with each other.
out of phase: center metal line没有signal
in phase: center metal line的signal是和两边的一致
我不知道这样对不对，这应该是Crosstalk的问题吧
2. What happens if we increase the number of contacts or via from one metal
layer to the next?
是两层之间的r |
s*******y
发帖数: 4173 | 2 2. What happens if we increase the number of contacts or via from one metal
layer to the next?
是两层之间的resistance变小吗?
~~应该就是resistance变小，别的效应好像就想不出来了。 |
L***s
发帖数: 9258 | 3 有以下几种情况：
1. Resistance肯定变小
2. Reliability提高。因为有时候CMP不好，有的via不见得会通。多几个via设计的可靠
性就提高多了。
3. 每个via可提供的电流有限制。多几个的话，就可以提供更多的电流。
metal
【在 s*******y 的大作中提到】
: 2. What happens if we increase the number of contacts or via from one metal
: layer to the next?
: 是两层之间的resistance变小吗?
: ~~应该就是resistance变小，别的效应好像就想不出来了。
|
l**t
发帖数: 10440 | 4 1/3一个意思
可靠
【在 L***s 的大作中提到】
: 有以下几种情况：
: 1. Resistance肯定变小
: 2. Reliability提高。因为有时候CMP不好，有的via不见得会通。多几个via设计的可靠
: 性就提高多了。
: 3. 每个via可提供的电流有限制。多几个的话，就可以提供更多的电流。
:
: metal
|
S********r
发帖数: 349 | 5 2 （提高reliability）是dual via 的主要优点.
缺点是dual via 会增加该连线的parasitic capacitance, 由此使得其所属的datapath
(or clock path, depending on where this wire is used) delay 增加以及连线驱
动端的transition time增加，直接影响到timing (setup/hold/max_trans). 这种影响
在90nm及以下的digital IC design中成为timing closure 不可忽视的一个因素。通常
做法都是在timing 基本clean的情况下，加入dual via, 再做一次timing eco 把其所
引入的violations 给fix 掉。
可靠
metal
【在 L***s 的大作中提到】
: 有以下几种情况：
: 1. Resistance肯定变小
: 2. Reliability提高。因为有时候CMP不好，有的via不见得会通。多几个via设计的可靠
: 性就提高多了。
: 3. 每个via可提供的电流有限制。多几个的话，就可以提供更多的电流。
:
: metal
|
l********s
发帖数: 358 | 6 Thanks for the detailed and professional replies. It's very helpful. |
L***s
发帖数: 9258 | 7 1/3不是一个意思。
【在 l**t 的大作中提到】
: 1/3一个意思
:
: 可靠
|
l**t
发帖数: 10440 | 8 不跟你挣,真要被问,回答2/3就够
【在 L***s 的大作中提到】
: 1/3不是一个意思。
|
