c*******c
发帖数: 726 | 1 同时申请analog intern和各种digital及asic全职业
背景：phd第一年，ms vlsi（digital, analog/mixed），一年opt模拟
45min x 3的电面，之前都挺顺，面到最后一个问了我以前忽略的方向，估计黄了
第一个：
1、问了背景，然后问了opt那一年做的项目内容，关于架构和功能机制等，这段答得很
好；
2、然后问课程内容中做过的PLL的一些情况；
3、然后开始问tech方面，问了一个bipolar的电流方程，然后Gm/Ic；
4、然后问了CS和CS Degenerated的一些分析，然后把Rs换成Ls，考虑Cgs，分析输入Im
，基本没犯傻。
第二个：
1、先让我自己讲了讲背景，然后问opt一年项目内容，这次问得细，每个build-in-
block如何考量，参考电压如何实现，诸如此类；
2、然后问PLL，这次问得很详细，Phase Noise如何分析，这里一开始答错了跟NF混了
。然后问LFP的一些内容，为啥要R＋C，我说lossy part可以把极点拉到LPF，否则会振
荡。然后再问到PFD这块如何消除phase error，如何优化，我说把CP的不match和PFD的
phase error整合起来考虑相互消除，PLL算问完了；
3、放大电路，这里我们都迷糊了，他跟我说CG，然后给出来的电路是CS结构描述，接
着又回到CS Degenerated一些问题；
4、问NMOS和PMOS那个Vth受温度影响大，我说了迁移率影响Vth；然后他问那极限高温
和极限低温情况下怎么样，我从器件开始分析；接着问Vth和温度关系，并且为何Vth下
降温度上升这样性能不提高，我说因为Vth线性下降，但是载流子散射几率级数级上升
；最后问如果理想条件不允许，是高温corner好，还是低温corner好，我说至少相对低
温不会坏；这段觉得他还是很满意的。
5、然后问我对qualcomm啥想法，我说qualcomm很牛比丫。
第三个：
恶梦了……
1、先问我好……然后问一串opt项目的问题，都答顺口了，这段他很满意，问当中那块
是我做的，我说从架构开始都是我设计的，然后他说我蛮牛比的；
2、接着问了个差分的问题，给我描述了个结构，问差分Gm和Vin的图形是什么样的，这
里犯浑答了个右半面的pulse，后来他说你考虑Vin-和Vin+是无差别的，我就说那样就
是根据Vin=0对称；
3、接着问Gm的拐点，我说是进入triode的地方，他问那进入triode需要考虑Vth，这个
Vth是多少，然后我答错了，他说这里的Vth要从Ibias推，blah blah，然后问我以前有
设计过差分不，我就超窘地说我设计过，不过多用于做比较器，考虑比较多的是直流工
作点外加static offset和dynamic offset的优化，像他这样分析有些忽略；
到这里已经觉得有些不顺了；
4、然后开始问noise了，我当时想这下惨了，上课时候貌似都一笔带过也没仔细看书，
然后intern做项目时因为noise introduced error跟error budget差几个量级就根本没
管；
首先问cascode管子电流输出时候Inoise和Idc关系，我分析得还行，但最后给答案时候
说了Vnoise和Idc关系，应该是平方差正比说成了平方正比；
最后他问了个cascode两管子噪声电流分别是In1和In2，输出端看到的噪声总电流是多
少，这个应该从source degeneate上分析，结果我一头雾水，么答对。
第三个问到硬伤答得很不好，不过那人超耐心。
估计这次黄掉了又要。
这次总结下来下次再面除了自己做过的，一定得全盘洗把脸，避免被问到完全没方向的
情况发生。
希望自己接下来能够顺利些，也祝愿所有人面试顺利，offer多多。 |
r******o
发帖数: 1851 | 2 Q家电面就3人？厉害。我觉得楼主回答得很好了，有时你感觉不太好不一定就拿不到。
我3个公司的电面，没有一个觉得自己答得好的，都觉得自己回答得巨差，可是3家都给
我onsite了 |
c*******c
发帖数: 726 | 3 多谢安慰嘎～～～
我自家知道自己事嘎，我以为踩到黄金通常踩到的是屎，以为踩到屎那踩到的肯定是屎
，天生人品差，吼吼。
不过这次intern发觉有问题，下次full-time项目面试时尽量规避也好。
【在 r******o 的大作中提到】
: Q家电面就3人？厉害。我觉得楼主回答得很好了，有时你感觉不太好不一定就拿不到。
: 我3个公司的电面，没有一个觉得自己答得好的，都觉得自己回答得巨差，可是3家都给
: 我onsite了
|
l*********o
发帖数: 736 | |
L****O
发帖数: 263 | |
l****o
发帖数: 184 | 6 楼主很牛啊
那个CS degenerator, 变成inductor,是不是为了去match impedance的？
还有那个cascode的管子应该不对最后noise current有多少影响吧?
希望楼主早日有offer |
w********o
发帖数: 10088 | 7 nb！
去qualcomm还要了解迁移率和温度的关系，scattering都上了？越来越觉得我那个专业
读出来是个残废。。。
Im
【在 c*******c 的大作中提到】
: 同时申请analog intern和各种digital及asic全职业
: 背景：phd第一年，ms vlsi（digital, analog/mixed），一年opt模拟
: 45min x 3的电面，之前都挺顺，面到最后一个问了我以前忽略的方向，估计黄了
: 第一个：
: 1、问了背景，然后问了opt那一年做的项目内容，关于架构和功能机制等，这段答得很
: 好；
: 2、然后问课程内容中做过的PLL的一些情况；
: 3、然后开始问tech方面，问了一个bipolar的电流方程，然后Gm/Ic；
: 4、然后问了CS和CS Degenerated的一些分析，然后把Rs换成Ls，考虑Cgs，分析输入Im
: ，基本没犯傻。
|
c*******c
发帖数: 726 | 8 那个换Inductor是跟我搞脑子玩呢，考我基础的电路分析，之前就换了两三种不同的架构
还有那个cascode的面试官解释说是接地的M1的drain对M2显示出很大的impedance，酱
紫M2产生的In2会被补偿掉，所以说做cascode的时候接地的管子会做得比较硕大
【在 l****o 的大作中提到】
: 楼主很牛啊
: 那个CS degenerator, 变成inductor,是不是为了去match impedance的？
: 还有那个cascode的管子应该不对最后noise current有多少影响吧?
: 希望楼主早日有offer
|
c*******c
发帖数: 726 | 9 因为他问我说你semi device熟悉伐，我说略懂，然后就……好在是定性问的，再往细
了说我就要扯淡了
不过管级IC方向的很多都要求了解device的
【在 w********o 的大作中提到】
: nb！
: 去qualcomm还要了解迁移率和温度的关系，scattering都上了？越来越觉得我那个专业
: 读出来是个残废。。。
:
: Im
|
w********o
发帖数: 10088 | 10 很牛啊。能知道载流子散射几率就已经挺底层的了
祝offer多多
【在 c*******c 的大作中提到】
: 因为他问我说你semi device熟悉伐，我说略懂，然后就……好在是定性问的，再往细
: 了说我就要扯淡了
: 不过管级IC方向的很多都要求了解device的
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x****g
发帖数: 2000 | 11 求问NMOS和PMOS哪个Vth受温度影响大
Im
【在 c*******c 的大作中提到】
: 同时申请analog intern和各种digital及asic全职业
: 背景：phd第一年，ms vlsi（digital, analog/mixed），一年opt模拟
: 45min x 3的电面，之前都挺顺，面到最后一个问了我以前忽略的方向，估计黄了
: 第一个：
: 1、问了背景，然后问了opt那一年做的项目内容，关于架构和功能机制等，这段答得很
: 好；
: 2、然后问课程内容中做过的PLL的一些情况；
: 3、然后开始问tech方面，问了一个bipolar的电流方程，然后Gm/Ic；
: 4、然后问了CS和CS Degenerated的一些分析，然后把Rs换成Ls，考虑Cgs，分析输入Im
: ，基本没犯傻。
|
c*******c
发帖数: 726 | 12 我的理解是，NMOS的Vth受影响大，NMOS是PMOS衬底，然后h的迁移率低，那当升温时，
散射加剧，由于hole迁移率低，相同自由程散射几率大于e，因此同样条件下更不容易
耗尽，从而产生h耗尽的电压应当大于产生e耗尽电压，而Vth等于数值上等于两倍的耗
尽电压，因此升温时，NMOS的Vth变化更大
当时觉得合理就这么说了，对方貌似也没明说对不对
【在 x****g 的大作中提到】
: 求问NMOS和PMOS哪个Vth受温度影响大
:
: Im
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w********o
发帖数: 10088 | 13 Pmos substrate doping一般多少？
nmos的substrate doping一般多少啊
【在 c*******c 的大作中提到】
: 我的理解是，NMOS的Vth受影响大，NMOS是PMOS衬底，然后h的迁移率低，那当升温时，
: 散射加剧，由于hole迁移率低，相同自由程散射几率大于e，因此同样条件下更不容易
: 耗尽，从而产生h耗尽的电压应当大于产生e耗尽电压，而Vth等于数值上等于两倍的耗
: 尽电压，因此升温时，NMOS的Vth变化更大
: 当时觉得合理就这么说了，对方貌似也没明说对不对
|
c*******c
发帖数: 726 | 14 Not sure, it might bases on the tech I think.
But that calls for quantity analysis. I just considered it in quality realm
and in general, so I took h dominant in p sub and vice verse in n sub.
After all, that was all that of device I could screw and juice from my
memory. (o^_^o)
【在 w********o 的大作中提到】
: Pmos substrate doping一般多少？
: nmos的substrate doping一般多少啊
|
w********o
发帖数: 10088 | 15 我是觉得迁移率跟vth关系不大，vth更多的是跟参杂浓度和gate capacitance相关吧
realm
【在 c*******c 的大作中提到】
: Not sure, it might bases on the tech I think.
: But that calls for quantity analysis. I just considered it in quality realm
: and in general, so I took h dominant in p sub and vice verse in n sub.
: After all, that was all that of device I could screw and juice from my
: memory. (o^_^o)
|
c*******c
发帖数: 726 | 16 Ja, Vth~2*|Ef-Ei|+Voltage Dropped on Gate Capacitance.
Maybe it's better to consider in this way.
When T increases, the intrinsic carrier generates. At that time, the
minority carrier should be considered dominant in affecting Ef.
In NMOS P sub, holes in V band are compensated and vice verse in PMOS C band
, so |Ef-Ei| decreases and Vth decreases.
Then consider the mobility thing. Since the mobility of electron is greater
than that of hole, scattering exists more often on holes than on electrons.
So in comparable cases, holes in V band are more likely to be compensated
than electrons in C band. Then Ef in NMOS changes faster than Ef in PMOS. So
Vth in PMOS is less changeable than Vth in NMOS according to increasing T.
Pls check if it makes sense.
【在 w********o 的大作中提到】
: 我是觉得迁移率跟vth关系不大，vth更多的是跟参杂浓度和gate capacitance相关吧
:
: realm
|
w********o
发帖数: 10088 | 17 我想的和你说的前半段差不多，Ef-Ei和T有关系，等于是surface barrier在变
至于mobility, hole的mobility比electron低，主要是因为effective mass要大很多。
至于scattering，一方面和effective mass相关，另一方面也跟doping density有关，
不好简单的说hole的scattering rate就一定比electron强
band
greater
.
So
【在 c*******c 的大作中提到】
: Ja, Vth~2*|Ef-Ei|+Voltage Dropped on Gate Capacitance.
: Maybe it's better to consider in this way.
: When T increases, the intrinsic carrier generates. At that time, the
: minority carrier should be considered dominant in affecting Ef.
: In NMOS P sub, holes in V band are compensated and vice verse in PMOS C band
: , so |Ef-Ei| decreases and Vth decreases.
: Then consider the mobility thing. Since the mobility of electron is greater
: than that of hole, scattering exists more often on holes than on electrons.
: So in comparable cases, holes in V band are more likely to be compensated
: than electrons in C band. Then Ef in NMOS changes faster than Ef in PMOS. So
|
c*******c
发帖数: 726 | 18 Ja, so when I answer something whose result may be ambiguous due to several
independent issues. I always say 'suppose blah blah' and confirm the
questioners' acceptance of my assumption, then I draw the provisional answer.
Basically, as you mentioned, since effective mass and doping density both
affect scattering effect, all my previous analysis should base on the
influential difference from doping density are comparable and can be ignored
. Otherwise we cannot get the answer through quality analysis.
From my own, towards the quality analysis questions in interview, we can try
simplifying it as long as the interviewers say OK. That might be a tip I
suppose.
Feel interested to chat with U, dude, fight on both!!!
【在 w********o 的大作中提到】
: 我想的和你说的前半段差不多，Ef-Ei和T有关系，等于是surface barrier在变
: 至于mobility, hole的mobility比electron低，主要是因为effective mass要大很多。
: 至于scattering，一方面和effective mass相关，另一方面也跟doping density有关，
: 不好简单的说hole的scattering rate就一定比electron强
:
: band
: greater
: .
: So
|
j******e
发帖数: 526 | 19 应该你说的对，vth和迁移率关系不大，
【在 w********o 的大作中提到】
: 我是觉得迁移率跟vth关系不大，vth更多的是跟参杂浓度和gate capacitance相关吧
:
: realm
|
l********g
发帖数: 23 | 20 请问楼主每次面试完之后多久给通知下次面试呢?他家说up to 2weeks, 小弟10天前也
面了他家第一轮,方向跟楼主接近,但是还没有任何消息,是不是可以理解为默拒?楼主已
经拿到这个offer了吗? |
|
|
c********g
发帖数: 13 | |
c*******c
发帖数: 726 | 22 同时申请analog intern和各种digital及asic全职业
背景：phd第一年，ms vlsi（digital, analog/mixed），一年opt模拟
45min x 3的电面，之前都挺顺，面到最后一个问了我以前忽略的方向，估计黄了
第一个：
1、问了背景，然后问了opt那一年做的项目内容，关于架构和功能机制等，这段答得很
好；
2、然后问课程内容中做过的PLL的一些情况；
3、然后开始问tech方面，问了一个bipolar的电流方程，然后Gm/Ic；
4、然后问了CS和CS Degenerated的一些分析，然后把Rs换成Ls，考虑Cgs，分析输入Im
，基本没犯傻。
第二个：
1、先让我自己讲了讲背景，然后问opt一年项目内容，这次问得细，每个build-in-
block如何考量，参考电压如何实现，诸如此类；
2、然后问PLL，这次问得很详细，Phase Noise如何分析，这里一开始答错了跟NF混了
。然后问LFP的一些内容，为啥要R＋C，我说lossy part可以把极点拉到LPF，否则会振
荡。然后再问到PFD这块如何消除phase error，如何优化，我说把CP的不match和PFD的
phase error整合起来考虑相互消除，PLL算问完了；
3、放大电路，这里我们都迷糊了，他跟我说CG，然后给出来的电路是CS结构描述，接
着又回到CS Degenerated一些问题；
4、问NMOS和PMOS那个Vth受温度影响大，我说了迁移率影响Vth；然后他问那极限高温
和极限低温情况下怎么样，我从器件开始分析；接着问Vth和温度关系，并且为何Vth下
降温度上升这样性能不提高，我说因为Vth线性下降，但是载流子散射几率级数级上升
；最后问如果理想条件不允许，是高温corner好，还是低温corner好，我说至少相对低
温不会坏；这段觉得他还是很满意的。
5、然后问我对qualcomm啥想法，我说qualcomm很牛比丫。
第三个：
恶梦了……
1、先问我好……然后问一串opt项目的问题，都答顺口了，这段他很满意，问当中那块
是我做的，我说从架构开始都是我设计的，然后他说我蛮牛比的；
2、接着问了个差分的问题，给我描述了个结构，问差分Gm和Vin的图形是什么样的，这
里犯浑答了个右半面的pulse，后来他说你考虑Vin-和Vin+是无差别的，我就说那样就
是根据Vin=0对称；
3、接着问Gm的拐点，我说是进入triode的地方，他问那进入triode需要考虑Vth，这个
Vth是多少，然后我答错了，他说这里的Vth要从Ibias推，blah blah，然后问我以前有
设计过差分不，我就超窘地说我设计过，不过多用于做比较器，考虑比较多的是直流工
作点外加static offset和dynamic offset的优化，像他这样分析有些忽略；
到这里已经觉得有些不顺了；
4、然后开始问noise了，我当时想这下惨了，上课时候貌似都一笔带过也没仔细看书，
然后intern做项目时因为noise introduced error跟error budget差几个量级就根本没
管；
首先问cascode管子电流输出时候Inoise和Idc关系，我分析得还行，但最后给答案时候
说了Vnoise和Idc关系，应该是平方差正比说成了平方正比；
最后他问了个cascode两管子噪声电流分别是In1和In2，输出端看到的噪声总电流是多
少，这个应该从source degeneate上分析，结果我一头雾水，么答对。
第三个问到硬伤答得很不好，不过那人超耐心。
估计这次黄掉了又要。
这次总结下来下次再面除了自己做过的，一定得全盘洗把脸，避免被问到完全没方向的
情况发生。
希望自己接下来能够顺利些，也祝愿所有人面试顺利，offer多多。 |
r******o
发帖数: 1851 | 23 Q家电面就3人？厉害。我觉得楼主回答得很好了，有时你感觉不太好不一定就拿不到。
我3个公司的电面，没有一个觉得自己答得好的，都觉得自己回答得巨差，可是3家都给
我onsite了 |
c*******c
发帖数: 726 | 24 多谢安慰嘎～～～
我自家知道自己事嘎，我以为踩到黄金通常踩到的是屎，以为踩到屎那踩到的肯定是屎
，天生人品差，吼吼。
不过这次intern发觉有问题，下次full-time项目面试时尽量规避也好。
【在 r******o 的大作中提到】
: Q家电面就3人？厉害。我觉得楼主回答得很好了，有时你感觉不太好不一定就拿不到。
: 我3个公司的电面，没有一个觉得自己答得好的，都觉得自己回答得巨差，可是3家都给
: 我onsite了
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l*********o
发帖数: 736 | |
L****O
发帖数: 263 | |
l****o
发帖数: 184 | 27 楼主很牛啊
那个CS degenerator, 变成inductor,是不是为了去match impedance的？
还有那个cascode的管子应该不对最后noise current有多少影响吧?
希望楼主早日有offer |
w********o
发帖数: 10088 | 28 nb！
去qualcomm还要了解迁移率和温度的关系，scattering都上了？越来越觉得我那个专业
读出来是个残废。。。
Im
【在 c*******c 的大作中提到】
: 同时申请analog intern和各种digital及asic全职业
: 背景：phd第一年，ms vlsi（digital, analog/mixed），一年opt模拟
: 45min x 3的电面，之前都挺顺，面到最后一个问了我以前忽略的方向，估计黄了
: 第一个：
: 1、问了背景，然后问了opt那一年做的项目内容，关于架构和功能机制等，这段答得很
: 好；
: 2、然后问课程内容中做过的PLL的一些情况；
: 3、然后开始问tech方面，问了一个bipolar的电流方程，然后Gm/Ic；
: 4、然后问了CS和CS Degenerated的一些分析，然后把Rs换成Ls，考虑Cgs，分析输入Im
: ，基本没犯傻。
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c*******c
发帖数: 726 | 29 那个换Inductor是跟我搞脑子玩呢，考我基础的电路分析，之前就换了两三种不同的架构
还有那个cascode的面试官解释说是接地的M1的drain对M2显示出很大的impedance，酱
紫M2产生的In2会被补偿掉，所以说做cascode的时候接地的管子会做得比较硕大
【在 l****o 的大作中提到】
: 楼主很牛啊
: 那个CS degenerator, 变成inductor,是不是为了去match impedance的？
: 还有那个cascode的管子应该不对最后noise current有多少影响吧?
: 希望楼主早日有offer
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c*******c
发帖数: 726 | 30 因为他问我说你semi device熟悉伐，我说略懂，然后就……好在是定性问的，再往细
了说我就要扯淡了
不过管级IC方向的很多都要求了解device的
【在 w********o 的大作中提到】
: nb！
: 去qualcomm还要了解迁移率和温度的关系，scattering都上了？越来越觉得我那个专业
: 读出来是个残废。。。
:
: Im
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w********o
发帖数: 10088 | 31 很牛啊。能知道载流子散射几率就已经挺底层的了
祝offer多多
【在 c*******c 的大作中提到】
: 因为他问我说你semi device熟悉伐，我说略懂，然后就……好在是定性问的，再往细
: 了说我就要扯淡了
: 不过管级IC方向的很多都要求了解device的
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x****g
发帖数: 2000 | 32 求问NMOS和PMOS哪个Vth受温度影响大
Im
【在 c*******c 的大作中提到】
: 同时申请analog intern和各种digital及asic全职业
: 背景：phd第一年，ms vlsi（digital, analog/mixed），一年opt模拟
: 45min x 3的电面，之前都挺顺，面到最后一个问了我以前忽略的方向，估计黄了
: 第一个：
: 1、问了背景，然后问了opt那一年做的项目内容，关于架构和功能机制等，这段答得很
: 好；
: 2、然后问课程内容中做过的PLL的一些情况；
: 3、然后开始问tech方面，问了一个bipolar的电流方程，然后Gm/Ic；
: 4、然后问了CS和CS Degenerated的一些分析，然后把Rs换成Ls，考虑Cgs，分析输入Im
: ，基本没犯傻。
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c*******c
发帖数: 726 | 33 我的理解是，NMOS的Vth受影响大，NMOS是PMOS衬底，然后h的迁移率低，那当升温时，
散射加剧，由于hole迁移率低，相同自由程散射几率大于e，因此同样条件下更不容易
耗尽，从而产生h耗尽的电压应当大于产生e耗尽电压，而Vth等于数值上等于两倍的耗
尽电压，因此升温时，NMOS的Vth变化更大
当时觉得合理就这么说了，对方貌似也没明说对不对
【在 x****g 的大作中提到】
: 求问NMOS和PMOS哪个Vth受温度影响大
:
: Im
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w********o
发帖数: 10088 | 34 Pmos substrate doping一般多少？
nmos的substrate doping一般多少啊
【在 c*******c 的大作中提到】
: 我的理解是，NMOS的Vth受影响大，NMOS是PMOS衬底，然后h的迁移率低，那当升温时，
: 散射加剧，由于hole迁移率低，相同自由程散射几率大于e，因此同样条件下更不容易
: 耗尽，从而产生h耗尽的电压应当大于产生e耗尽电压，而Vth等于数值上等于两倍的耗
: 尽电压，因此升温时，NMOS的Vth变化更大
: 当时觉得合理就这么说了，对方貌似也没明说对不对
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c*******c
发帖数: 726 | 35 Not sure, it might bases on the tech I think.
But that calls for quantity analysis. I just considered it in quality realm
and in general, so I took h dominant in p sub and vice verse in n sub.
After all, that was all that of device I could screw and juice from my
memory. (o^_^o)
【在 w********o 的大作中提到】
: Pmos substrate doping一般多少？
: nmos的substrate doping一般多少啊
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w********o
发帖数: 10088 | 36 我是觉得迁移率跟vth关系不大，vth更多的是跟参杂浓度和gate capacitance相关吧
realm
【在 c*******c 的大作中提到】
: Not sure, it might bases on the tech I think.
: But that calls for quantity analysis. I just considered it in quality realm
: and in general, so I took h dominant in p sub and vice verse in n sub.
: After all, that was all that of device I could screw and juice from my
: memory. (o^_^o)
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c*******c
发帖数: 726 | 37 Ja, Vth~2*|Ef-Ei|+Voltage Dropped on Gate Capacitance.
Maybe it's better to consider in this way.
When T increases, the intrinsic carrier generates. At that time, the
minority carrier should be considered dominant in affecting Ef.
In NMOS P sub, holes in V band are compensated and vice verse in PMOS C band
, so |Ef-Ei| decreases and Vth decreases.
Then consider the mobility thing. Since the mobility of electron is greater
than that of hole, scattering exists more often on holes than on electrons.
So in comparable cases, holes in V band are more likely to be compensated
than electrons in C band. Then Ef in NMOS changes faster than Ef in PMOS. So
Vth in PMOS is less changeable than Vth in NMOS according to increasing T.
Pls check if it makes sense.
【在 w********o 的大作中提到】
: 我是觉得迁移率跟vth关系不大，vth更多的是跟参杂浓度和gate capacitance相关吧
:
: realm
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w********o
发帖数: 10088 | 38 我想的和你说的前半段差不多，Ef-Ei和T有关系，等于是surface barrier在变
至于mobility, hole的mobility比electron低，主要是因为effective mass要大很多。
至于scattering，一方面和effective mass相关，另一方面也跟doping density有关，
不好简单的说hole的scattering rate就一定比electron强
band
greater
.
So
【在 c*******c 的大作中提到】
: Ja, Vth~2*|Ef-Ei|+Voltage Dropped on Gate Capacitance.
: Maybe it's better to consider in this way.
: When T increases, the intrinsic carrier generates. At that time, the
: minority carrier should be considered dominant in affecting Ef.
: In NMOS P sub, holes in V band are compensated and vice verse in PMOS C band
: , so |Ef-Ei| decreases and Vth decreases.
: Then consider the mobility thing. Since the mobility of electron is greater
: than that of hole, scattering exists more often on holes than on electrons.
: So in comparable cases, holes in V band are more likely to be compensated
: than electrons in C band. Then Ef in NMOS changes faster than Ef in PMOS. So
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c*******c
发帖数: 726 | 39 Ja, so when I answer something whose result may be ambiguous due to several
independent issues. I always say 'suppose blah blah' and confirm the
questioners' acceptance of my assumption, then I draw the provisional answer.
Basically, as you mentioned, since effective mass and doping density both
affect scattering effect, all my previous analysis should base on the
influential difference from doping density are comparable and can be ignored
. Otherwise we cannot get the answer through quality analysis.
From my own, towards the quality analysis questions in interview, we can try
simplifying it as long as the interviewers say OK. That might be a tip I
suppose.
Feel interested to chat with U, dude, fight on both!!!
【在 w********o 的大作中提到】
: 我想的和你说的前半段差不多，Ef-Ei和T有关系，等于是surface barrier在变
: 至于mobility, hole的mobility比electron低，主要是因为effective mass要大很多。
: 至于scattering，一方面和effective mass相关，另一方面也跟doping density有关，
: 不好简单的说hole的scattering rate就一定比electron强
:
: band
: greater
: .
: So
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j******e
发帖数: 526 | 40 应该你说的对，vth和迁移率关系不大，
【在 w********o 的大作中提到】
: 我是觉得迁移率跟vth关系不大，vth更多的是跟参杂浓度和gate capacitance相关吧
:
: realm
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l********g
发帖数: 23 | 41 请问楼主每次面试完之后多久给通知下次面试呢?他家说up to 2weeks, 小弟10天前也
面了他家第一轮,方向跟楼主接近,但是还没有任何消息,是不是可以理解为默拒?楼主已
经拿到这个offer了吗? |
c********g
发帖数: 13 | |
y********g
发帖数: 81 | 43 Vth是由给定的反型层多子浓度定义的。
现假设n，p都刚刚进入inversion。n=Nc*exp(Ef-Ec)/kT, p=Nv*exp(Ev-Ef)/kT。若提
高温度，n,p都上升（注意指数部分是负号），为了保持相同的反型水平(即载流子浓度
)，Ec和Ev的band bending应该减小，或者说应当远离Ef。公式中Nc，Nv都是温度的1.5
次幂函数，单位温度变化需要多少Ec或者Ev的变化才能保持n，p浓度不变需要定量计算
。Nc
另外band bending的减小只是Vth减小的一部分贡献，另一部分则来源于衬底中性区的
Ec向Ef的靠近（nmos的情况）。这部分需要考虑非完全电离的情况，更加复杂。
【在 c*******c 的大作中提到】
: 我的理解是，NMOS的Vth受影响大，NMOS是PMOS衬底，然后h的迁移率低，那当升温时，
: 散射加剧，由于hole迁移率低，相同自由程散射几率大于e，因此同样条件下更不容易
: 耗尽，从而产生h耗尽的电压应当大于产生e耗尽电压，而Vth等于数值上等于两倍的耗
: 尽电压，因此升温时，NMOS的Vth变化更大
: 当时觉得合理就这么说了，对方貌似也没明说对不对
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m****o
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