h****l 发帖数: 41 | 1 刚收到他家的电面通知,说是会有一个45分钟的technical interview。
会面试一些什么样的问题呢?对于code ( verilog, C, Perl... ) 会有什么样的要求。
求各位大牛,内部人士指点.
万分感谢啊!! |
h****l 发帖数: 41 | 2 自己顶
求。
【在 h****l 的大作中提到】 : 刚收到他家的电面通知,说是会有一个45分钟的technical interview。 : 会面试一些什么样的问题呢?对于code ( verilog, C, Perl... ) 会有什么样的要求。 : 求各位大牛,内部人士指点. : 万分感谢啊!!
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h****l 发帖数: 41 | |
c****p 发帖数: 6474 | 4 计算机架构:
0. classic MIPS five/four-stage pipeline
1. cache organization
2. out of order execution
2.1 branch prediction / precise exception
2.2 data hazards(data dependency,register renaming)
3.MESI/MOESI cache coherency
Logic design:
Design of certain logic using specific gates
Code:
你面的是硬件职位,不太会在电面里面考大段的code,只会问问基础的看你是不是真写
过code
Verilog(blocking/non-blocking) C(数组和指针,常见的是基础的字符串处理)
Perl($@%)。
祝好运。
求。
【在 h****l 的大作中提到】 : 刚收到他家的电面通知,说是会有一个45分钟的technical interview。 : 会面试一些什么样的问题呢?对于code ( verilog, C, Perl... ) 会有什么样的要求。 : 求各位大牛,内部人士指点. : 万分感谢啊!!
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p**********n 发帖数: 329 | 5 请问apple 的failure analysis engineer 一般是做什么的?能具体讲讲吗?
谢谢
【在 c****p 的大作中提到】 : 计算机架构: : 0. classic MIPS five/four-stage pipeline : 1. cache organization : 2. out of order execution : 2.1 branch prediction / precise exception : 2.2 data hazards(data dependency,register renaming) : 3.MESI/MOESI cache coherency : Logic design: : Design of certain logic using specific gates : Code:
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c****p 发帖数: 6474 | 6 我本人也不是apple的。不懂,讲不了,不用谢。
【在 p**********n 的大作中提到】 : 请问apple 的failure analysis engineer 一般是做什么的?能具体讲讲吗? : 谢谢
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u**l 发帖数: 198 | 7 我猜是用户返回的有问题的产品,要debug出原因。猜的
【在 c****p 的大作中提到】 : 我本人也不是apple的。不懂,讲不了,不用谢。
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x*****u 发帖数: 4750 | 8 你对cpu performance modeling 有经验嘛? |
h****l 发帖数: 41 | 9 十分感谢 chenpp 大大。
感觉自己在 coding 方面有点弱。总之,多谢指点,临时抱佛脚,希望亮到刺眼吧。
xinerwu:
cpu performance modeling??求牛人解释一把!!!
谢啦!! |
c****p 发帖数: 6474 | 10 CPU performance modeling大概是用CPU模拟器跑benchmark,看CPU设计的性能好不好。
【在 h****l 的大作中提到】 : 十分感谢 chenpp 大大。 : 感觉自己在 coding 方面有点弱。总之,多谢指点,临时抱佛脚,希望亮到刺眼吧。 : xinerwu: : cpu performance modeling??求牛人解释一把!!! : 谢啦!!
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