m*****t
发帖数: 3477 | 1 【 以下文字转载自 Dreamer 讨论区 】
发信人: Dreamer (不要问我从哪里来), 信区: Dreamer
标 题: 公司里的layouter动不动发飚，有没有什么有效的应付办法?
发信站: BBS 未名空间站 (Thu Nov 10 16:00:40 2011, 美东)
进了现在的这家公司不久，我是做IC设计的，去年和一位layouter合作过一次流片，还
是挺愉快的。那位layouter不久前跳槽走了，私下说感觉这家公司体系乱糟糟，不舒服。
今年年初就和另一位layouter合作过一次流片，这位layouter现在50岁的样子，不太说
话，穿着和吃午饭的习惯都有些奇特，人表面还挺和气的，每天早上大概来得比较早，
反正下午4点之前肯定走人了。当时就感觉他这个人比较刺头，唯一有一次一个电路的
改动，他埋怨了一两天不停。不过最重要的是工作完成了就行了，基本还过得去。
最近又被老板催着流片，我自己的时间也很紧，老板又不停要加功能什么的，所以电路
也是需要不停改动。这位layouter就抱怨个滔滔不绝，时间怎么紧，改来改去他烦死了
，其实他自己还是在deadline之前不停地... 阅读全帖 |
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w*******p
发帖数: 253 | 2 【 以下文字转载自 EE 讨论区 】
发信人: windowsxp (windowsxp), 信区: EE
标 题: [Job Opening] RF Product Layout Engineer: MMIC, Module, PCB
发信站: BBS 未名空间站 (Thu Jan 5 18:18:42 2012, 美东)
Please send your resume to HR directly. Thanks.
1. RF Product Layout Engineer: MMIC, Module, PCB
(1) RF Front End MMIC layout experience: Handset GSM/EDGE & WCDMA/LTE Power
Amplifier and Front-End Module, WiFi/WiMax Power Amplifier and Front-End
Module, Low Noise Amplifier, SPXT Switches, filter & duplexer & diplexer
designs, Freque... 阅读全帖 |
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w*******p
发帖数: 253 | 3 【 以下文字转载自 EE 讨论区 】
发信人: windowsxp (windowsxp), 信区: EE
标 题: [Job Opening] RF Product Layout Engineer: MMIC, Module, PCB
发信站: BBS 未名空间站 (Thu Jan 5 18:18:42 2012, 美东)
Please send your resume to HR directly. Thanks.
1. RF Product Layout Engineer: MMIC, Module, PCB
(1) RF Front End MMIC layout experience: Handset GSM/EDGE & WCDMA/LTE Power
Amplifier and Front-End Module, WiFi/WiMax Power Amplifier and Front-End
Module, Low Noise Amplifier, SPXT Switches, filter & duplexer & diplexer
designs, Freque... 阅读全帖 |
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s**********y
发帖数: 2 | 4 Provide PCB layout/Fab/Assembly service. All I need from you is schematic,
board of material and basic layout guideline, mechanical drawing
Layers: up to 42 layers
Board styles: rigid, flex and rigid flex board
Tools: Cadence allegro, Altium, Mentor PowerPCB
As a CAD expertism, you can get help from me on PCB Layout, fabrication and
assembly.
Be confidence in and satisfaction on our service quality as an expert
designer.
About me:
I am a senior PCB layout designer with more than 10 years experie... 阅读全帖 |
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L********r
发帖数: 59 | 5 FPGA Engineer:
1. Familiar with Xilinx FPGA system
2. Familiar with Cadence Palladium
3. DSP and communication background is a plus
Analog IC design Engineer (SERDES)
1. Familiar with I/O design
2. Familiar with high-speed serdes
3. Experience on PCIe/SATA and DDR
Analog IC design Engineer (SRAM)
1. Responsible for design and verification of integrated IP blocks
2. Responsibilities could include analog and digital simulation, static
timing analysis, electrical rules verification, contention an... 阅读全帖 |
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r******y
发帖数: 3838 | 6 Mac OS X's bare bones text editor gets some attention in the coming release
of Lion, adding support for
vertical layouts for East Asian languages, as well as a graphical menu bar
with font selection and text
highlighting.
TextEdit demonstrates Apple's new automatic file saving and versions
technologies in Mac OS X 10.7 Lion,
which replaces the app's simple autosave feature (previously set to save a
backup copy every 30 seconds).
Along with the new document saving model, the humble TextEdit leaps... 阅读全帖 |
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k****i
发帖数: 1 | 7
当然可以，top level的layout可以直接引用你的已经layout好的模块，lvs的时候
也是hierachy的。
你可以这样做，但是一般这种情况只是给一个warning而已，你大可不必去管他。根本
原因是你不应该直接在layout中copy，而是topleve引用你已经layout好的module
除非你特别sure你的手动连接一点问题都没有
这只是标识的方法而已，当作普通的wire连线就可以了
连线越粗岂不是parasitic capacitance越大，但是可以减少R。具体的RC delay其实
可以从design rule给的data算出来。或是干脆做post layout simulation |
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a*******e
发帖数: 62 | 8 接触了一个新process 做LVS的工具是calibre 不太熟悉
问题是这样的 schematic里边有三个pin 然后画好layout 加上pin （create pin ）和
label 然后lvs老是出错 错误是 schematic的 ports的数目和layout里边的不一致 具
体说来就是schematic里边有三个pin 而layout里边没有 或者说calibre没有找到 但是
我明明在layout里边加了三个pin啊 ？？？
PS 我把schematic里边的三个pin删掉 在layout里边也不加pin lvs就通过了
今天折腾了一天 都没有解决这个问题 |
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C********k
发帖数: 84 | 9 工作地点：Newport Beach, California.
Job Description and Responsibilities:
" DRC/LVS and extraction verification support for SOC and Analog Mixed
Signal Designs
" Write and implement custom DRC/LVS and extraction rules
" Maintain and update physical verification tools and foundry rule
decks
" Support tapeout tasks, assist layout engineers in understanding and
fixing layout errors, run DFM and CMP/Yield Enhancement scripts if
needed.
" Inte... 阅读全帖 |
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d******n
发帖数: 85 | 10 majority of layout contractors not that~~ good.
in rf group, designers usually do their own layout.
I'm just curious on LZ's topic. Because in my company, management is
planning on cutting layout positions and hiring more designers to save
operating cost.So I wonder, does that mean layout engineers are paid higher
than designers (in case to save cost)? Is it a common case in other
companies?
It's really a lose-lose situation. They lose their jobs. We need to take
more layout tasks, which is not ... 阅读全帖 |
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m*****t
发帖数: 3477 | 11 digital不单不需要一个个管子layout，基本不需要任何手工layout，各种cell的
layout都是库里现成的，place&rount也是通过工具完成。但是需要大量的design
verification（远多于design）来验证这些结果。
现在的EDA tool，不光layout，size/yeild optm，连power distribution，甚至你
chip layout上的hot spot都能仿出来。
如果只想估算总的power consumption，自己写个简单的matlab或者systemC就行，如果
知道每个cell的power dissp和时钟。 |
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m*****t
发帖数: 3477 | 12 说的就是ASIC。
FPGA是已有硬件，只是重新config。是纯粹的programing。如果platform上没有某种器
件，你再怎么code，也没用。
ASIC可以自动生成layout，但那是new customized，多少算是design。只要fab提供某
种器件，你可以加到lib里来完成你的design。
其实现在catolog的analog也可以半自动layout，只是performence不见得最佳。需要
special attention的主要就是matching pair, low noise (isolation的选择)，和
power IC(distribution balance)。
最关心layout的，是RF/MM IC。
layout auto的提高一方面是CAD越来越强大，另一方面是device model kit越来越复杂
了。很多layout dependency，像LOD，WPE，PEX都已经包含在model里了。反正在deep
submicron器件数字模拟特征都模糊了。 |
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s*****r
发帖数: 152 | 13 其实原来问题是与layout比，值不值得转CAD, 并不是讨论CAD好不好。
与layout比，CAD的求职方向不会更窄吧？除了methodology engineer, 也可以再转
backend design, frontend design 或design verification , 甚至去EDA公司做AE，
应该都可以。如果继续做
layout, 看不出求职面会比CAD宽。
layout |
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m********o
发帖数: 796 | 14 你的意思是说digital的layout是基于foundry layout的模块来的，所以你不用自己去
手动画再下一层的transistor了。
有没有什么资料或者demo能够让我了解这个具体的过程呢？比如说，我用verilog写个
最简单的dff，我想看看它用元件库里的layout出来是个什么样子的。用ISE能完成整个
流程么？从verilog到chip layout。
谢谢~~ |
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x*******i
发帖数: 57 | 15 library 里面会有已经layout好的NAND，NOR，INV和DFF等。
RTL code先synthesize成gate level schematic （由library里面的cell组成）。
然后place and route成layout，其实就是把schematic换成相应的layout，P&R顾名思
义就是先放好每个cell的layout的位置，然后连线。 |
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m********o
发帖数: 796 | 16 FPGA那套流程我明白。FPGA本身是一个有很多可配置的资源模块CLB（Configurable
Logic Block）组成的chip，他的route是可以config的。你设计完verilog，ISE帮你后
仿综合以后
生成一个基于它自己的电路模块CLB的的电路然后它再帮你把你用到的CLB连接（route
）起来。这一套流程我明白。
不过你的描述倒提醒了我另外一个问题，为什么FPGA开发工具，诸如ISE，它会提供你P
&R功能？你设计完了verilog以后不都是直接综合由ISE做这些事么？什么情况下，你需
要推翻这些工具帮你做的layout和routing而去自己弄呢？
回到正题。如果我是想做digital ASIC呢？“library 里面会有已经layout好的NAND，
NOR，INV和DFF等”，你的意思是说我对着综合完以后的原理图，在cadence virtuoso
里调用已有的模块去直接搭建layout？比如说，我的verilog综合完以后就是三个DFF直
接相连，那我如果要做ASIC，下一步就是去cadence里直接调出三个DFF的library
layout，按照综... 阅读全帖 |
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c**********e
发帖数: 13 | 17 真是不好意思，买买提潜水多年，一直没来过这个版面，原来以为这里是专给大龄剩女
交流独身经验的。失业一年，误打误撞才来到这里。现有问题向有经验人士请教：
本人只是国内大专毕业，来美前，来美后都做电子产品技术员的工作，如在电子厂做质
量检验，大公司的售后维修服务，研发部门的技术员(technician)等。一年前公司不景
气被雷。之后投了一些简历找类似的技术员工作但都如石沉大海。最近突发奇想，想学
一项专门技能，想到原来的公司（在美国的)有几个工程师成天在做PCB layout,有时项
目忙不过来还要从外面请contractor。又想自己在电子行业混迹多年，理论的东西虽然
懂得不多但毕竟是线路图天天看，线路板天天摸，学个PCB layout应该正对路。印象中
从前在中文报纸上看到有湾区的技术学院广告招生IC layout设计，强调无需专业背景
，快速上手等，但现在这类学校和培训班似乎再也找不到了。网上查了一下，在美国教
授则类课程的学院和培训班也很少，有也是学费昂贵，时间短，似乎是给那些已经从事
这个工作，但不熟悉某个应用软件的人准备的。再查之下发现倒是在中国这种印刷线路
板设计的培训班很 |
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f*********r
发帖数: 674 | 18 做pcb layout还不如学学化analog layout... 可能更有前途... 有本书拿来看看...
Art of Analog Layout, The (2nd Edition) by alan hastings |
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g*******t
发帖数: 11 | 19 Job opening: Layout Engineer (Milpitas, CA)
A well-funded startup company is looking for a layout engineer with 2+ year
experience.
Requires skills in Virtuoso schematic, Calibre layout, DRC, LVS, LPE.
Good team player and positive working altitude is highly appreciated.
Fluent in both English and mandarin is a plus.
Need to have working permit in US and can start work soon.
If you are interested, please send resume to z***[email protected] for review.
Garry |
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f********e
发帖数: 325 | 20 We still have one graduate layout engineer opening.
Please PM me if you are interested.
Job Description:
The Role
Working in our Layout Team, you will be involved in:
• Design mixed signal building blocks
• Modeling of analogue blocks for mixed mode simulations tools
• Support top-level verification
• Work closely with layout engineers on critical blocks
• Evaluate own design blocks in the lab including detailed
documentation
• Produce high quality documentati... 阅读全帖 |
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f********e
发帖数: 325 | 21 We still have one graduate layout engineer opening.
Please PM me if you are interested.
Job Description:
The Role
Working in our Layout Team, you will be involved in:
• Design mixed signal building blocks
• Modeling of analogue blocks for mixed mode simulations tools
• Support top-level verification
• Work closely with layout engineers on critical blocks
• Evaluate own design blocks in the lab including detailed
documentation
• Produce high quality documentati... 阅读全帖 |
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g*******t
发帖数: 11 | 22 Job openning: Layout Engineer (Milpitas, CA)
A well-funded startup company is looking for a layout engineer with 2+ year
experience.
Requires skills in Virtuoso schematic, Calibre layout, DRC, LVS, LPE.
Good team player and positive working altitude is highly appreciated.
Fluent in both English and mandarin is a plus.
If you are interested, please send resume to z***[email protected] for review. |
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g*******t
发帖数: 11 | 23 Job opening: Layout Engineer (Milpitas, CA)
A well-funded startup company is looking for a layout engineer with 2+ year
experience.
Requires skills in Virtuoso schematic, Calibre layout, DRC, LVS, LPE.
Good team player and positive working altitude is highly appreciated.
Fluent in both English and mandarin is a plus.
Need to have working permit in US and can start work soon.
If you are interested, please send resume to z***[email protected] for review.
Thanks,
Garry |
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c**********e
发帖数: 13 | 24 本人只是国内大专毕业，来美前，来美后都做电子产品技术员的工作，如在电子厂做质
量检验，大公司的售后维修服务，研发部门的技术员(technician)等。一年前公司不景
气被雷。之后投了一些简历找类似的技术员工作但都如石沉大海。最近突发奇想，想学
一项专门技能，想到原来的公司（在美国的)有几个工程师成天在做PCB layout,有时项
目忙不过来还要从外面请contractor。又想自己在电子行业混迹多年，理论的东西虽然
懂得不多但毕竟是线路图天天看，线路板天天摸，学个PCB layout应该正对路。印象中
从前在中文报纸上看到有湾区的技术学院广告招生IC layout设计，强调无需专业背景
，快速上手等，但现在这类学校和培训班似乎再也找不到了。网上查了一下，在美国教
授则类课程的学院和培训班也很少，有也是学费昂贵，时间短，似乎是给那些已经从事
这个工作，但不熟悉某个应用软件的人准备的。再查之下发现倒是在中国这种印刷线路
板设计的培训班很多，尤其在深圳，简直可以说是多如牛毛。本来欣喜之下已经准备收
拾行李回国去学习3个月了，但和朋友聊天时被告知，这类工作现在大多已外包到中国
，印度等地， |
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H*M
发帖数: 1268 | 25 How is the memory layout in an object-oriented language like C++/Java differ
ent from the procedural language like C? In C, we store code and data in var
ious segments like data segments, code segments, stack segments; What do we
do in C++?
Define any class and tell me how will an object of that class be stored in m
emory?
没看出来，难道c的memory layout和c++的不同么？
哪位大虾能给个解释？
谢谢。 |
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s********9
发帖数: 233 | 26 相对来讲, layout上手很容易了,看你自己的兴趣了. 我是很不喜欢layout,感觉就是
boring和time-consuming. 不过, 我是学Digital VLSI design的,不是很清楚Analog/
mixed signal IC的layout怎么样. |
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g****2
发帖数: 9 | 27 I had a PCB layout (.max) generated by old OrCAD program. Now I imported
this .max layout and opeded it in Cadenece PCB Editor. I want to create
gerber files based on this layout and some changes to the circuit.
My question is can I just do it in PCB Editor without touching the schematic
using Design Entry CIS?
More specifically:
1. How can I delete a connection line and add a new one between another two
components/nodes in PCB Editor?
2. How can I add a new component, say resistor, in the layou |
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s*****t
发帖数: 987 | 28
RTL code
synthesis 工具 Synoposys ICC 或者Cadence RTL Compiler
过程就是调用fab的某个原件库，比如说TSMC 28nm lib 库里面包含了各种AND OR FF等等
综合工具自动用TSMC 28nm lib里面的已经layout好的各种库原件来表达你的RTL功能。
当然逻辑和你的Verilog code 是等价的 有自动工具去比较RTLcode 和综合过后的
verilog netlist
这个综合过后的verilog netlist已经包含了物理信息了，和你的FPGA综合是一样的，
只不过FPGA用的是内部的各种资源
Layout 工具如ICC，读入综合后的verilog netlist, 然后会调用TSMC 28nm lib里面对
应的layout好的各种AND OR FF等等 这个时候就能看到你的版图了 |
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s*****d
发帖数: 2457 | 29 A startup in ZhangJiang is taking off, having an official launch date on Sep
-1-2015, for the high-speed SERDES market. Detailed job positions are as
below:
https://docs.google.com/document/d/1Rfy5CvXfMf-
4hBl4RxRofy4lcS2gYtDInl8hxA5Qkm0/edit?usp=sharing
======================================================================
ABC Microelectronics, Inc.
We are a Zhang-Jiang stealth-mode semiconductor startup, and have raised VC
money from the world’s leading venture capital firm for hardware. Our
r... 阅读全帖 |
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c********e
发帖数: 1209 | 30 公司在湾区，如果有PCB layout经验丰富的（3年以上）可以联系我，我是主要面试者
之一。
需要独立完成高速多层板设计，做过HDI,ELIC设计，有embedded component design经
验更好。
Tools: Allegro PCB designer ,同时懂pads layout更好。 |
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s*******y
发帖数: 4173 | 31 如果不是rf的PCB LAYOUT， 好像确实没有啥技术
含量。
你可以到 www.4pcb.com看看，那里可以下layout的软件，
也可以画几十块钱做一块pcb板。 |
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i***d
发帖数: 1077 | 32 和上面的建议一样，PCB layout没什么搞头了。
还是上IC 的analog layout吧，差不多的。我们组找了个一年期的contractor。 |
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c********e
发帖数: 1209 | 33 公司在湾区，如果有PCB layout经验丰富的（3年以上）可以联系我，我是主要面试者
之一。
需要独立完成高速多层板设计，做过HDI,ELIC设计，有embedded component design经
验更好。
Tools: Allegro PCB designer ,同时懂pads layout更好。 |
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t****8
发帖数: 175 | 34 Wanted: PCB layout designer at San Francisco bay area on contract basis (
project by project). Must be able to do schematic entry from hand drawn
schematics, plus PCB layout.
If interested, pls. contact:
Muzahid Huda
Bay Chips, Inc.
h**[email protected]
(408) 373-1126 |
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m*******i
发帖数: 2 | 35 麻烦问大家一个找工作的事情，我是做analog layout的，在国内有10年的工作经验，
刚刚搬家到SD,有工作许可证，请问在SD找analog或者RF layout的工作好找吗？以前一
直在国内外资企业工作，听说美国这边找工作都是内部推荐？还是自己找?
先谢谢大家 |
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b**********y
发帖数: 504 | 36 站内联系
[在 missionli (mission) 的大作中提到：]
：麻烦问大家一个找工作的事情，我是做analog layout的，在国内有10年的工作经验，
：刚刚搬家到SD,有工作许可证，请问在SD找analog或者RF layout的工作好找吗？以前
一直在国内外资企业工作，听说美国这边找工作都是内部推荐？还是自己找?
：........... |
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l**********s
发帖数: 160 | 37 编杂志到了最后阶段了，需要人帮忙做layout排版
我只会editing，不会做后期，上来碰碰运气，看看谁会用Indesign？或者知道什么地
方有做layout服务的？不要太贵
谢谢～ |
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t****g
发帖数: 35582 | 38 是layout IC还是layout PCB?
应该还不错吧，像各家做chip不都需要么。 |
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f****5
发帖数: 8 | 39 【 以下文字转载自 CS 讨论区 】
发信人: feng85 (..), 信区: CS
标 题: 这样的page layout 怎么弄？
发信站: BBS 未名空间站 (Sat May 15 23:12:06 2010, 美东)
白色贴照片（大概 200 px width),剩下的屏幕空间是字体。
懂得一些简单的html code,不知道到底怎么弄这种layout,哪位大侠教教我吧。就是左
上角拿掉一个方块，剩下的是连贯的文章。
谢谢。 |
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q*********u
发帖数: 280 | 40 公司有一批老的html的layout，最近用了一下vaadin照着老的layout布局, 发现
customlayout用起来是比较方便，请教一下这个是不是用的越少越好？ |
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r*********r
发帖数: 3195 | 41 一样的. layout 是 linker 决定的.
java is another story. |
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s***t
发帖数: 70 | 42 这东西没有标准吧, 甚至cfront不过把c++ translate to C, layout更是一样了.
differ
var
we
m |
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m*******a
发帖数: 130 | 43 memory layout一般是系统的概念。按你说的是关于memory region of object file的
东西， c和C++都一样compile成object file，所以都一样.但是汇编码会不一样。 |
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c**********e
发帖数: 2007 | 44 【 以下文字转载自 JobHunting 讨论区 】
发信人: careerchange (Stupid), 信区: JobHunting
标 题: How to find out the memory layout of a class
发信站: BBS 未名空间站 (Mon Apr 2 22:12:45 2012, 美东)
How to find out the memory layout of a class without initiation of the class
? |
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g******u
发帖数: 3060 | 45 如果有人帮改，那layout是不难做。
但是如果从设计电路到挑元件到布layout到troubleshoot,那就不简单了。
其实还是troubleshoot最难，否则乱画一气谁都会。 |
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a******e
发帖数: 80 | 46 代朋友问个问题，谢谢。
“I have a delay circuit built with 9 cascade inverters. The schematic
of this circuit was created in Cadence Virtuoso, then the netlist was
extracted and imported to SoC Encounter for layout. The problem is
that Encounter automatically eliminated 8 inverters from the circuit.
The question is: how to set Encounter to layout the circuit as it is?
Many thanks!” |
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a******e
发帖数: 80 | 47 Come on guys. There must be some experts on SoC Encounter on this forum.
I assume it is our fault to get zero reply. Maybe the question was not very
clear. I am providing more details in this post and hope you guys can make
some comments and continue the thread.
What we are trying to do is to convert our custom digital schematic into a
layout. The digital schematic is made of standard digital gates only. At the
moment, my colleague and I had difficulty getting a layout matched to our
schematic. |
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x***g
发帖数: 454 | 48 Pat, pat.
Have you ever heard of passive aggressive?
Layout engineers are usually not that well-educated,
so don't expect too high. Of course, I met lots of nice
guys as well, mostly it's just a personality issue.
But unless he really dislikes his paycheck and realizes
(might very well need your help on this) that he is not
helping anyone, he will do the job.
He might still complains, A LOT, but as long as he
did the job, in your way, I am totally OK with that.
Everybody needs to channel out th... 阅读全帖 |
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c********e
发帖数: 1209 | 49 公司在湾区，如果有PCB layout经验丰富的（3年以上）可以联系我，我是主要面试者
之一。
需要独立完成高速多层板设计，做过HDI,ELIC设计，有embedded component design经
验更好。
Tools: 精通Allegro PCB designer ,同时懂pads layout更好。 |
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