b**********y
发帖数: 504 | 1 说了不错，谢谢。不过我还有个问题，在低频时的phase margin那么差，就算不会起振
，但是会不会有非常大的ringing？
90 |
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o*****a
发帖数: 24 | 2
DC的phase shift 是180度，但是phase margin不是0度。稳定不稳定看phase margin |
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b*********y
发帖数: 830 | 3 我觉得ringing主要还是由Gain crossover处的phase margin决定的， 在Gain
crossover, Hcl(jw)=1*exp(-jw)/(1+1*exp(-jw)), 在w=180度附近， Hol=1*exp(-
jw)接近于-1， 所以上式Hcl接近于无穷，这是造成ringing 的原因，发生在高频处。
低频时， Hcl(jw)=A*exp(-jw)/(1+A*exp(-jw))， 虽然这个时候 w也接近于180度，
但由
于loop gain A很大， 远大于分母中的1， Hcl= A*exp(-jw)/A*exp(-jw)= 1
所谓ringing, 一般还是对step response说的，step input包含所有频率，其中在gain
cross over 附近的频率成分造成了response中的ringing. 但仅仅只有低频激励时，从
频率响
应的角度来说，是不会有ringing的。但是实际上是会有的，可能10几个时钟周期的
ringing, 取
决于你具体的设计。 但这主要是因为， charge pump and low pass f... 阅读全帖 |
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w********u
发帖数: 90 | 4 说的挺有道理的，这些东西在控制理论中描述应该很多吧 |
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b***n
发帖数: 13455 | 5 it 号称它的input signal can be as small as -30dBm. 我们的一个SB 法国
Technical
Lead非说要达到它的这个要求而不用buffer...我说首先PLL里的frequency divider 用
dBm来度
量input signal level就是个weird的事; 还有这个-30dBm input 几乎可以肯定是还需要
buffer才能到divider input的... 欢迎大家谈谈... |
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s******u
发帖数: 142 | 6 This guy tested the divider separately, so they use dBm for the input.
But it's weird for me to see a digital divider paper to put fig. 6, since
min input power vs. frequency curve is usually for ILFD. In a real PLL, you
will not get an input signal as small as -30dBm. Even if -30 dBm can work,
you don't need that small if you don't use the divider separately. |
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b*********y
发帖数: 830 | 7 工作了， 学校里修完了课过了qualify，老板人比较好，同意挂在他名下继续part
time phd. 自
己要选一个thesis 的方向。
1。 RF front end especially RF power amplifier design. linearization, etc.
有一点企业研究所实习的研究经验。但还是有很多东西要学。
2， high speed I/O design like CDR, PLL. DLL etc.
自己在做这方面的validation的工作，如果选这个方向，以后在现在的公司转designer后可能会顺
手一些。
research都要基本靠自己，因为老板并没有相关项目和funding. 只会帮我提供mosis
流片的机会。公司会给我提供测试的机会。老板要求3篇journal毕业。
请各位从可操作性，发文章容易程度， 前途各个方面给点指导意见。我个人觉得RF比较有趣，但因为现
在做的mixed mode, 以后要换方向找工作， mixed signal 前途比起RF来哪个好？
谢谢！ |
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z**z
发帖数: 222 | 8 2更复杂吧，pll, vco, osc的signal model现在还是有争议的，
当然i/o的关键是什么我并不清楚 |
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H***F
发帖数: 2501 | 9 做pa很难
1。 RF front end especially RF power amplifier design. linearization, etc.
有一点企业研究所实习的研究经验。但还是有很多东西要学。
2， high speed I/O design like CDR, PLL. DLL etc.
请各位从可操作性，发文章容易程度， 前途各个方面给点指导意见。我个人觉得RF比
较有趣， mixed
signal 前途比起RF来哪个好？
谢谢！ |
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s*******e
发帖数: 13 | 10 Here is the job description.
Will be part of analog design team for storage product. Design state-of-the-
art deep sub-micron CMOS analog front end for our high performance storage
products.
Masters degree plus 2~3 years of industry experience or PhD in the field of
analog IC design Experience in transistor-level design of one or more of the
following areas are required: ADC, DAC, Analog filter, VGA, wideband
amplifier, High performance voltage regulator, or PLL.
Strong understanding of analog c... 阅读全帖 |
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z*****7
发帖数: 3 | 11 作为几年前转行做ANALOG Design 的ENGINEER几点意见
1）做测试是做ANALOG Design的起步， 可以帮助你了解整个系统和应用， 不要把它看
作苦差事， 而是一个学习过程。做测试的同时要争取理解别人设计的电路， 理解应用
环境。 创新也同样在测试过程中。顺便说一下， 我转行头两年都在做TESTING和
APPLICATION.
2） 现在让你作一个SIGMA DELTA ADC或者FRACTIONAL PLL你能做出来吗。 如果不能的
话， 建议还是花时间多打点基础吧。 Paul GRAY的书我读了三遍， RAZAVI的书我读了
三遍， 可现在我还是不敢说我理解了书中很多细节。 我师傅告诉我对FUNDAMENTAL电
路的理解是你作ANALOG Design成功的关键。 ANALOG Design是一个聪明人的游戏。 没
有足够的天资的话， 就需要勤奋和时间（可能需要十年）来积累。
3） ANALOG Design最好要有个牛人带你入门， 关键时候点播会让你事半功倍。 因为
更多是要学会牛人的思维方式。 多琢磨CIRCUIT,再去找愿意指点你的能人讨论吧， 如
... 阅读全帖 |
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j******e
发帖数: 526 | 12 一直在做analog，做过PMIC和RF
但是没做过clock，pll之类的，但是基本概念还是有的
最近收到一个dream company的电面通知，应该准备哪些方面呢？
有经验的给点拨一二吧，谢谢了 |
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w******t
发帖数: 441 | 13 【 以下文字转载自 JobHunting 讨论区 】
发信人: washpost (邮报), 信区: JobHunting
标 题: EE Applications Engineer Position in Southern California
发信站: BBS 未名空间站 (Thu Sep 1 02:50:44 2011, 美东)
Serdes/High Speed analog-mixed signal IC applications engineer Position
located in Southern California
MINIMUM REQUIREMENTS:
- Extensive experience in Tx, Rx, CDR, PLL for high speed IO interfaces.
- Experience with optical communication system
- Knowledge of optical transponder, tranceiver
- Experience in chip bring-up, debugg... 阅读全帖 |
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m**c
发帖数: 168 | 16 即将有一个qualcomm的analog design的面试，job responsibility主要包括一下内容，
Design interface circuits including TX, RX, CDR, PLL and SerDes functions.
Design analog sub-blocks for Display drivers and PMIC,including DC-DC
converter,(LDO), ADC and DAC.
请大家给些建议，非常感谢。 |
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s******u
发帖数: 142 | 17 1. Barkhausen's criterion. Differential ring oscillator is very widely used,
Maneatis' PLL paper provides very good implementation. There are tons of
papers about diff ring osc.
2. One of the reason about symmetry is for jitter/phase noise improvement.
Hajimiri's paper describes it pretty clearly. Don't know if there's other
considerations.
3. It doesn't change from theory if Wx10, L remains. delay will not change
because current also increases by 10 times.
4. Don't know... waiting for solutions... 阅读全帖 |
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s******u
发帖数: 142 | 18 1. Barkhausen's criterion. Differential ring oscillator is very widely used,
Maneatis' PLL paper provides very good implementation. There are tons of
papers about diff ring osc.
2. One of the reason about symmetry is for jitter/phase noise improvement.
Hajimiri's paper describes it pretty clearly. Don't know if there's other
considerations.
3. It doesn't change from theory if Wx10, L remains. delay will not change
because current also increases by 10 times.
4. Don't know... waiting for solutions... 阅读全帖 |
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c*******e
发帖数: 65 | 19 帮国内朋友发帖。谢谢~
Senior RF IC Designer ---- Nufront
Experienced RFIC designer contributed as a project leader of the RFIC
development group in Nufront, Beijing or Shanghai, China. The Chip design
focus is wireless radio transceiver for cellular systems. Experience in CMOS
RF& analog IC design is required. Knowledge of CMOS RF and analog IC debug
& characterization, device modeling, and design challenges in scaled CMOS
technologies as well as a strong academic and industry background is
strongly prefe... 阅读全帖 |
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n*********h
发帖数: 98 | 20 Hi guys, we are a fast-growing start-up in Silicon Valley developing cutting
-edge SerDes technology; currently we have multiple job openings in high-
speed analog/mixed-signal design (wireline transceiver, PLL) at all
experience levels. Please contact me at h***********[email protected] if
interested.
Thanks!
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V*F
发帖数: 18 | 23 boss prefers referral so the position is not on company website and i don't
have a job description. Our group (mixed signal) works on analog front end,
we design VGA, ADC, DAC, PLL, references circuits etc. |
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z*****n
发帖数: 7639 | 24 同样啊，很多EE出来的连个中断程序怎么写，
PLL的工作原理都没搞清楚。 |
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p*********a
发帖数: 25 | 25 多谢~
是说VCO的noise在整个频段都dominate吗？
如果这样的话，Lesson公式里面VCO的Phase noise应该有-30 dB/dec的flicker noise
部分，而loop filter在low frequency应该是+40 dB/dec，所以我不清楚为什么大概是
那个形状，希望能推荐本东西看看。
noise |
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s*****o
发帖数: 22187 | 26 由于高通特性，VCO noise在远小于带宽的频率下就基本看不到了，VCO的flicker在很小的offset下应该是看不到的，不过也要具体看你的process的flicker corner和带宽。除了VCO和Loop Filter，还有PFD, CP, Reference的noise也要考虑。所以小offset并不是-30和+40的简单叠加（你给的phase noise图里有一小段单调升的就是由于这个+40dB/dec造成的吧）。
可以先看看Hajimiri的"noise in phase-locked loops"，后面很多reference可以看。
noise |
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y**c
发帖数: 6307 | 27 一般process 的flicker corner 是多少？ 我做VCO模拟的时候发现phase noise 斜率
都是-20db/dec,我很怀疑model没有包含flicker noise.
很小的offset下应该是看不到的，不过也要具体看你的process的flicker corner和带
宽。除了VCO和Loop Filter，还有PFD, CP, Reference的noise也要考虑。所以小
offset并不是-30和+40的简单叠加（你给的phase noise图里有一小段单调升的就是由
于这个+40dB/dec造成的吧）。 |
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s*****o
发帖数: 22187 | 28 单拿出一个管子仿真一下？现在小线宽可能有~MHz了吧，我也是瞎猜。 |
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c********s
发帖数: 15 | 29 现在到了职业发展上的一个三叉路口，可以选择去做Asic或者Analog。Asic偏重于
Logic synthesis和verification；如果是Analog现在作PLL，以后可能转到RF。想想今
后10-20年的发展，有点偏向于去做Analog的方向。各位高人评一评这两个方向如何取
舍？多谢。 |
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s******u
发帖数: 142 | 30 各位好，小弟今年打算暑假PhD毕业，东部小学校，方向是analog IC。做的东西比较杂
。研究生在国内主要做的是RF的数字电路；后来到了美国，也做一些模拟电路，例如
bandgap，POR，DAC，ADC等，都是经典的结构，没什么创新，就是给老板的project做
的。毕业课题做的是RF PLL里面的模块和建模。用的工艺也比较杂，从90nm到0.5um的
基本都用过。
没啥工作经验，去年秋季做过一个学期的实习。实习期间做的就是DAC的设计。这学期
也找了3个月的工作了，不过都是电话面试，面完了有说面的好的，也有说面的不好的
。但到现在也没有on-site的消息。现在眼看到4月了，也没啥着落。不知道本区里的前
辈们有木有工作机会可以推荐的。请站内信我或者发我的邮箱 v****[email protected]。
非常感谢！祝春假愉快！ |
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w*****w
发帖数: 104 | 31 这篇文章是我一个同事三年前写的，国内IC设计其实也是有很多路要走，很多困难要克
服。
给工作了1~2年的Power IC设计工程师们的建议。
曾经，经济危机对IC产业的冲击是巨大的。对于每一个IC工程师来讲，在过去的1~2年
里过得都不是很舒服，最直接的冲击就是金钱上的损失。因此当我们看到经济回暖的兆
头时都迫不及待的对自己进行新的评估：“我是不是应该赚更多的钱？”，“我是不是
还应该在IC领域发展？”，“我是不是应该做做Power以外的项目？”。在此，我跟大
家分享一下我的看法。本人从事IC设计4年多一点点，自己的产品线具有一定的广度和
深度，同时也跟几位大海龟交流过这方面的看法。在此抛砖引玉，希望大家多多包涵。
首先请确认你做的是正向设计，如果不是尽快转为正向设计。我看过很多工程师
的简历上写满了各种项目，但是当问到具体细节的时候却都说不出来。甚至有些工程师
反向了很高端的产品后，还在跟别人询问非常基础的问题。所以说这些项目对面试官来
说都是没有任何价值的，对任何一个正向的IC公司来说也是没有价值的。我这里所说的
1~3年的IC设计经验也是指正向设计的经验，... 阅读全帖 |
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g**s
发帖数: 79 | 32 你学要做信号同步,一般用PLL. I,Q是等价的. I,Q 是等价的 在没有同步的时候. 相位
同步后 可以用"Integrate-dump"
2. Some reference saying, we can use "Integrate-dump" to demodulate BPSK, in
this I/Q case, do I need to "integrate-dump" for both I and Q? if so, what'
s the detection criteria? what if both I/Q passed threshold? would I decide
if it's 1 or 0? |
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I*********p
发帖数: 39 | 34 One of the three interviewers,a 装逼阿三,grilled me a lot,even though I gave
the correct answers, probably no hope for this position, hopfully the
following will help those who have the similiar background. Good luck.
1.Why FEM could fail on spurious emission?
2.GSM/CDMA frequency band, modulation scheme?
3.GSM conducted output power?
4.How to define TRP and TIS on a antenna, how to measure them?
5.If a GSM transmitter has conducted output 30dBm, antenna effiency is 50%,
what is its TRP? If directiv... 阅读全帖 |
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g*****d
发帖数: 210 | 35 工作了几年
这两个方向都有接触到
接下来想选择一边继续做下去
大家聊聊哪个前景比较好
可以be specific更好 (SDMADC/SARADC.. or FRACNPLL/ADPLL/CDR..)
thanks |
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g*****d
发帖数: 210 | 37 工作了几年
这两个方向都有接触到
接下来想选择一边继续做下去
大家聊聊哪个前景比较好
可以be specific更好 (SDMADC/SARADC.. or FRACNPLL/ADPLL/CDR..)
thanks |
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c**e
发帖数: 5555 | 39 假如简历没写项目经验，放大器的那几章就包括大概基础知识了。其他稍复杂点的应用
像ADC、PLL可以理解下基本概念。
如果你简历写了项目经验，一定要搞透，重要参数的数值、如何trade-off要记清楚。
项目可以小，但不能问到的时候说这个记不清了，那不如不写。 |
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z*****l
发帖数: 2 | 40 请问楼主是哪个校毕业的？方向是啥？rf？mix？小弟现在不知名烂校，规模特别小，
特别想知道学校名声对找工作影响有多大？我主要做些pll，adc， 究竟是学校名声，
学过的课？还是intern或者论文，究竟哪些对找Q家这样的地方影响最大呢？ |
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O******2
发帖数: 210 | 41 现在要找prof做MS的thesis。想咨询一下板上各位：
我这学期的VLSI I的class project是实现一个computational VLSI, transistor
level的。感觉蛮有意思。既有每个blocks的transistor level 设计，也有
architecture level的改进。
今年年底浏览了一下今年的一两期JSSC，CICC，TVLSI。发现里面有几个方向比较喜欢：
PLL，ADC 电路设计，
multimedia processor(H264, MIT Chandrakasan)，FFT processor，object
recognition Vision processor [韩国Kaist的Hoi-Jun Yoo]
想问一下选哪个比较好[毕业后走工业界，做工程师的。]
有没有一个方向是既有电路设计，又有算法/架构设计？做这个怎么样？ |
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s***d
发帖数: 15421 | 42 鱼翅熊掌不可兼得，analog 和digital的设计方法是越走越远，想法的事RF 和 analog
是越走越近。 几年前GHZ是RF的专利。 如今的ADC DAC PLL 都要往Gsps GHZ 上靠。 |
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n*********t
发帖数: 37 | 43 小弟做了6年的analog，一直也是在二流的半导体公司混，曾经试过brcm,qcom之类的，
由于地理位置，身份，还有技术原因，都没跳成。一直也就是做些common block，很杂
，但不像PLL，ADC那样很hot的东西。感觉career上有瓶颈，3-5年之内也不太可能成为
lead。现在有一个机会是给cadence做地区的AE，人家看我有design背景，也用过
virtuouso，ams，这些tool，所以对我感兴趣。之前工作中接触过cadence的AE，基本
上两类事：培训和解答各种tool的问题。感觉其实基本上都是伺候人的差事。让我一辈
子做AE，倒是不太甘心。但是想借这个机会试试换个跑道，5年之后做marketing，中间
可能会读个part time mba。英语还凑合，也不介意和人打交道。做这个AE的好处是可
以锻炼自己的soft skills，不好的地方，就是以后估计和design就得说再见了。求教
过来人，这个career path可不可行？欢迎拍砖，小弟先谢过。 |
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g****t
发帖数: 31659 | 44 AE直接基础客户。很重要的。
你的思路是正确的。design多少有点闭门造车。AE很多时候能听到客户第一手的
最快抱怨投诉，以及需求。
小弟做了6年的analog，一直也是在二流的半导体公司混，曾经试过brcm,qcom之类的，
由于地理位置，身份，还有技术原因，都没跳成。一直也就是做些common block，很杂
，但不像PLL，ADC那样很hot的东西。感觉career上有瓶颈，3-5年之内也不太可能成为
lead。现在有一个机会是给cadence做地区的AE，人家看我有design背景，也用过
virtuouso，ams，这些tool，所以对我感兴趣。之前工作中接触过cadence的AE，基本
上两类事：培训和解答各种tool的问题。感觉其实基本上都是伺候人的差事。让我一辈
子做AE，倒是不太甘心。但是想借这个机会试试换个跑道，5年之后做marketing，中间
可能会读个part time mba。英语还凑合，也不介意和人打交道。做这个AE的好处是可
以锻炼自己的soft skills，不好的地方，就是以后估计和design就得说再见了。求教
过来人，这个career pa... 阅读全帖 |
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i******g
发帖数: 1444 | 45 一个二流学校PhD。刚毕业。
PhD方向是MRI的图像采集和重建。
MS的方向是做Hardware Design的。
我试着投了一些软件，硬件的工作，但是都没有什么大进展。现在的情况很尴尬，PHD
主要就是建模型啊，然后处理图像。主要用的是MATLAB。感觉工业界用得很少啊。C/C+
+学过，但是不常用。
硬件嘛，有好几年没有摸了。当年做的时候主要是偏数字和混合信号的电路（PLL里的
东西）schematic和layout都做。PCB板子也画过。
请问这里的大牛们，我可以找什么样的工作？或者我应该加强哪些方面，利于找工作
PS：我也不一定要干研发类的工作，一些bussiness development的工作也挺好的，不
知道哪里找entry level， 一般search 的Title都是什么。
谢谢大家了。。。 |
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g****t
发帖数: 31659 | 46 你先把你喜欢的position 的job description拿出来,
然后把自己的简历改的match其中的关键字.
不然很可能连第一步筛选都过不了.
一个二流学校PhD。刚毕业。
PhD方向是MRI的图像采集和重建。
MS的方向是做Hardware Design的。
我试着投了一些软件，硬件的工作，但是都没有什么大进展。现在的情况很尴尬，PHD
主要就是建模型啊，然后处理图像。主要用的是MATLAB。感觉工业界用得很少啊。C/C+
+学过，但是不常用。
硬件嘛，有好几年没有摸了。当年做的时候主要是偏数字和混合信号的电路（PLL里的
东西）schematic和layout都做。PCB板子也画过。
请问这里的大牛们，我可以找什么样的工作？或者我应该加强哪些方面，利于找工作
PS：我也不一定要干研发类的工作，一些bussiness development的工作也挺好的，不
知道哪里找entry level， 一般search 的Title都是什么。
谢谢大家了。。。 |
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l*****e
发帖数: 227 | 47 第十二章 神坛下的励民
瑞芯微的高速发展，离不开创始人、CEO励民，如今，他的行业认识、经营理念、
市场经验逐渐成了瑞芯微的核心竞争力。
& 瑞芯微的核心竞争力
2007年12月，瑞芯微推出RK2706芯片，这是一颗真正意义上的MP4芯片，可以直接
兼容AVI、RMB、RMVB、WMV等主流视频格式，得到OPPO、纽曼、蓝魔等公司的广泛采用。
从06年5月到08年12月这两年半时间，是瑞芯微在MP3行业发展的黄金时间。凭着
RK2606A和RK2706两个系列芯片的骄人战绩，07、08年瑞芯微均取得了每年5亿元的销售
收入，利润达到每年1亿元以上。
自2007年后，国内外老牌的MP3公司如飞利浦、爱可视、艾利和等预判全球MP3行业
将会受到智能手机的冲击，遂逐步将MP3项目边缘化，不再自己研发MP3芯片，转而向中
国大陆寻找价格低廉的MP3芯片替代品，瑞芯微开始接触这些海外品牌。
从08年下半年开始，瑞芯微部分MP3芯片得到爱可视等品牌的采用，这一定程度上
填补了瑞芯微在大陆市场份额的下滑；... 阅读全帖 |
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z****c
发帖数: 14 | 48 I think TCASI is considered as the second best journal for circuits (after
JSSC) right now. I have seen some ISSCC papers that end up in TCASI. Similar
observations can be found from the impact factor. If I remember correctly,
its JSSC > TCAS-I > TCAS-II > TVLSI. Also, the majority of JSSC papers are
analog circuits (ADC, PLL, etc). I think its relatively difficult to have a
digital circuit paper on JSSC these days.
Over the past couple years TVLSI's quality (my personal opinion) has gone
down q... 阅读全帖 |
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h*******y
发帖数: 896 | 50 呵呵，如果系统是大楼的话，PLL就是那一根根的钢筋 |
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