c*b
发帖数: 3126 | 1 这应该是讲Dual Vdd系统中VDDL(lower Vdd)的选择对总的功耗的影响 |
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c*******l
发帖数: 4801 | 2 知道的好像analog一般用Vcc,数字里一般用Vdd, bias
这个有什么来源么？
什么叫Vcc/Vdd? cc/dd是嘛？
thanks |
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c*u
发帖数: 916 | 3 hehe, 这些都是纸上谈兵，是皓首穷经的TA的雕虫小技，如同孔乙几的知识，估计
实际应用中大拿高手们根本是天马行空，才不会管这些。
Circuit比较大，比如你可以把整个模块，甚至整个芯片叫做一个Circuit，一个
circuit中可能有各种电压源对各个Device供电。比如你可以用一个5V的电压源
给一个circuit供电(VCC)，然后这个circuit中还有一个Voltage Regulator把5V
变成3.3V，对一个MOSFET(device)供电(VDD)。当然如果你把你的小Circuit定义
成那个MOSFET，VCC又变化成3.3V。
如果你把VDD当作对Drain的供电，当然也可以，但是要记住nMOS和pMOS的Drain
的供电一正一负，同理NPN和PNP的BJT的Collector 供电也是不一样的，如果细究，
就会发现各种书籍，文献中错误百出，所以保险的方法是不用这些莫名其妙的东西，
直接标注电压值。 |
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O*****e
发帖数: 359 | 4 The time constant = RC
when Vdd increase , Ron decreased
So when Vdd increase , time constant drops
you are right |
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c*******t
发帖数: 1095 | 5 为什么下面的ppt中VDD减少功耗反而上去了？[已解决]
比如gate的Vt=0.2V，VddL=1.2， VddH=1.8V，是不是就不需要level shifter了呢？
谢谢 |
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c*******l
发帖数: 4801 | 6 goog了一下
Vcc---bipolar collector voltage bias
Vdd---MOSFET drain voltage bias
Vss---source voltage |
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d****o
发帖数: 1112 | 7 Vcc...Collector
Vdd...Drain
Hoho |
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f*****0
发帖数: 489 | 8 I have used them all but mostly Vcc - mostly analog and Vdd - mostly digital. |
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c*u
发帖数: 916 | 9 需要我这个TA出马了 :-)
Vcc: Most time means voltage to the "C"ircuit, sometimes to collector in BJT
Vee: .. to emitter in BJT
Vdd: .. Most time means to "Device", sometimes to drain in MOSFET
Vss: .. to source in MOSFET
同学们，还有疑问么？ |
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c*******l
发帖数: 4801 | 10 device 不是 circuit?
circuit的那个地方不是device??
或者你说Vcc接在很多处？Vdd只接在一个device上？？
en
BJT |
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M*******c
发帖数: 4371 | 11 VCC VEE
VDD VSS
不过有什么区别吗？就是表示个voltage rail而已。 不过呢， 一般说来，VCC》0，
VEE《0。一般的人会认为必须正负供电而已。 |
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s*u
发帖数: 13 | 12 对于bjt，e，b，c电极上的电压分别是Ve,Vd,Vc；
对于mos，s，g，d电极上的电压分别是Vs,Vg,Vd；
在bipolar电路里，常常有许多bjt的c电极接在一起，接在最高电位上；许多bjt的e电
极接在一起，接在最低电位上。因此通常称最高电位为Vcc，最低电位为Vee。
在早期nmos电路里，常常是有许多nmos的d电极接在一起，接在最高电位上；许多nmos
的s电极接在一起，接在最低电位上。因此通常称最高电位为Vdd，最低电位为Vss。 |
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ET
发帖数: 10701 | 13 vdd..
buck - nwell,
source - p+
Vsource >Vbuck, V(p+n)>0.. u get consistent current between buck & source..
your gate won't control anything.. |
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s*******y
发帖数: 4173 | 14 Normally, Pmos bulk is supposed to connect to Vdd. |
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c****s
发帖数: 2487 | 15 vdd多一些吧，除非像input diff pair这种对body effect比较敏感的地方
还有一个很实际的问题是面积
如果pmos都有自己的well整体就会肥大很多 |
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h******e
发帖数: 666 | 16 实际应用多接vdd，否则小心over/under shoot latch up |
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h********t
发帖数: 555 | 17 nwell process, pmos 作为放大器输入极通常 bulk 接source, 消除body effect mismatching 对 共模抑制比的影响。
其他情况下，接VDD, 只要是为了减小layout area。 |
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gr
发帖数: 2958 | 18 如果工艺得到改进，电路运行的最低电压就可以变低。
而低电压带来的最大好处之一就是低功耗。
这就是为什么intel不断改进工艺，降低Vdd的原因吧。
具体CPU电压能不能随时调，这个要商榷一下。
少？为什么VDD 大了，才能驱动? 增加数字电路的驱动能力是靠增加VDD? 完全没道理
嘛。 我建议你先找本数字集成电路的教材看看，学点基本知识，比自己瞎琢磨好多了
。为了省电，在任务不多的情况下， CPU通常降频运行，也可以让某些模块 power
down, 没听说通过降低VDD省电的。对于任何一个process, 为了保证数字电路正常工作
，需要的最低VDD是确定的。数字电路的驱动能力简单的定义就是能够驱动负载(逻辑门
电路))输出高电平/低电平，时延小于某个固定数值，这个: 数值决定了你的电路最快
运行频率能达到多少。这个其实是大学本科的内容。 给你举个例子，你把VDD 从 0.6V
增加到 1.2V，初始 驱动电流确实增加了，有更多的电流去给电容充放电，但是要求
的 logic swing 也增加了，原来只需要把电容充电到 0.6V,现在你需要把电容充电到
1.2V。所以增加VDD 并 |
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h********t
发帖数: 555 | 19 这个理论原理是你琢磨出来的？听起来没一句是有道理的。
CPU基本是数字电路吧？ 咱们来点简单的，你告诉我一个 NAND gate 输入电阻是多少？为什么VDD 大了，才能驱动? 增加数字电路的驱动能力是靠增加VDD? 完全没道理嘛。 我建议你先找本数字集成电路的教材看看，学点基本知识，比自己瞎琢磨好多了。为了省电，在任务不多的情况下， CPU通常降频运行，也可以让某些模块 power down, 没听说通过降低VDD省电的。对于任何一个process, 为了保证数字电路正常工作，需要的最低VDD是确定的。数字电路的驱动能力简单的定义就是能够在固定时间内输出高电平/低电平。 给你举个例子，你把VDD 从 0.6V 增加到 1.2V，初始 驱动电流确实增加了，有更多的电流去给电容充放电，但是要求的 logic swing 也增加了，原来只需要把电容充电到 0.6V,现在你需要把电容充电到 1.2V。增加VDD 并不能让数字电路在同样的电容负载的情况下运行更快，也就是说并不能提高驱动能力。这都是基本常识。另外，为了能让这些数字电路能在 0.6V 工作，器件的击穿电压可能都很低，能不能保证在 |
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b****r
发帖数: 83 | 20 inverter中width ratio是由switching point决定的吧，
也就是一般情况希望在输入为Vdd/2时，输出也为一半
此时经过pmos和nmos电流相同
beta_n/2*(Vsp-Vthn)^2=beta_p/2*(Vdd-Vsp-Vthp)^2;
Vsp = Vdd/2;
设Kpn=3Kpp,得Wp=3Wn
如果switching point不在中点，比如过高4/5Vdd，如果信号在Vdd，刚下降Vdd/5，
inverter已经工作，如果信号在GND，要让输入到达4/5Vdd，inverter才工作
baker的书有很好解释
3up) |
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b*********y
发帖数: 830 | 21 一个单输出运放也好解决.
正输入端接 Vdd/2, 负输入端接一个大电容到地, 接一个负反馈电阻从负端到输出.
初始时, 负端为 0v, 正端 vdd/2, 输出 vdd, 输出通过负反馈电阻给电容充电, 达到
vdd/2的时候,翻转, 反向充电,再翻转. |
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h*******l
发帖数: 252 | 22 正在做一个这样的BUCK.
输出电压可调,TYP 1.2V,MIN 0.6V. 6MV PER STEP.
专用于CPU,CELL PHONE CORE.
顺便谈一下如何提高SYSTEM EFFICIENCY.
IPHONE 的电池管理差,BALCKBERRY 就好多了.
原因: IC 效率差不多,SOFTWARE 控制差别很大.
基本上是个和vdd^2相关的东西。
vdd一般是buck给供给的，这里的关键是，是不是一定需要一个constant的vdd.
所以，就有人说，我gpp的throughput又不是恒定的。为啥低throughput时我不可以给它
low vdd, high throughput的时候，我给它what it is suppposed to be.
为了做到这个，就需要监测gpp的工作，反馈回buck的controller, 然后让它调节outpu
t voltage. 这就是个low power design的过程。 |
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g****t
发帖数: 31659 | 23 电池管理主要是做什么用的?
正在做一个这样的BUCK.
输出电压可调,TYP 1.2V,MIN 0.6V. 6MV PER STEP.
专用于CPU,CELL PHONE CORE.
顺便谈一下如何提高SYSTEM EFFICIENCY.
IPHONE 的电池管理差,BALCKBERRY 就好多了.
原因: IC 效率差不多,SOFTWARE 控制差别很大.
基本上是个和vdd^2相关的东西。
vdd一般是buck给供给的，这里的关键是，是不是一定需要一个constant的vdd.
所以，就有人说，我gpp的throughput又不是恒定的。为啥低throughput时我不可以给它
low vdd, high throughput的时候，我给它what it is suppposed to be.
为了做到这个，就需要监测gpp的工作，反馈回buck的controller, 然后让它调节outpu
t voltage. 这就是个low power design的过程。 |
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I***a
发帖数: 704 | 24 我一直是把数字芯片VDD/GND的和source meter的VDD/GND相连，VDD/GND之间没有任何
稳压电容，今天我发现这个可能是问题所在，
VDD和GND之间应该加个稳压电容吗? 如果要的话，多大的电容就可以了？
Thanks. |
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I***a
发帖数: 704 | 25 我用Design Compiler综合得到的verilog网表导入cadence的时候碰到了个问题:
verilog网表里的cell 都是没有 vdd, gnd pin的,
但是cadence 里对应的 cell 都有 vdd, gnd pin,
所以导入的时候因为vdd gnd pin的不对应(verilog网表里没有, cadence里有)所以不
成功，有谁知道怎么解决吗？thanks.
我用的标准cell，所以不可能cadence修改里的cell.
E.g. symbol contains VDD and VSS pins but not the verilog netlist. |
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f*******e
发帖数: 3433 | 26 主要是现任总理（VDD）最近对穆斯林采取的强硬态度給VDD加了不少分
（和土耳其争端，jiao穆斯林要么融入社会要么回国）。很多voter觉得
VDD对穆斯林已经强硬了，就不需要选PVV了。 |
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f*******e
发帖数: 3433 | 27 主要是现任总理（VDD）最近对穆斯林采取的强硬态度給VDD加了不少分
（和土耳其争端，jiao穆斯林要么融入社会要么回国）。很多voter觉得
VDD对穆斯林已经强硬了，就不需要选PVV了。
不管怎样，选上的这个也是中右。中右加极右也50%了。 |
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s*******u
发帖数: 2249 | 28 的确，但没有用。这个人或许是感受到竞选对手强大的威胁摆了点强硬姿态。选完就又
走老路
: 主要是现任总理（VDD）最近对穆斯林采取的强硬态度給VDD加了不少分
: （和土耳其争端，jiao穆斯林要么融入社会要么回国）。很多voter觉得
: VDD对穆斯林已经强硬了，就不需要选PVV了。
: 不管怎样，选上的这个也是中右。中右加极右也50%了。
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a****y
发帖数: 255 | 29 VDD, VSS.
我说的是一个A/D转化器, 上面有onboard voltage reference. 这样可能, VDD如果有
小的波动, 也不会影响转化结果. 我查了一下, onboard voltage reference好象是用
一个二级管实现的. 输入的VDD的波动应该不会对onboard voltage reference有影响.
那位知道的给讲讲. |
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g*******r
发帖数: 140 | 30 需要的精度高吗？
如果简单来做，可以用f1(d1) (d1 means duty) 通过一个低通滤波器，得到一个Vo1 =
d1*Vdd. (假设f1的Swing is [0,Vdd]).
同样，将f2(d2)通过同样的滤波器，得到Vo2=d2*Vdd.
将Vo1,Vo2 feedback 到一个high gain opamp, modulate d2, 迫使Vo2 follows Vo1，
这样就得到d2 = d1.
当然，opamp的offset是一个问题，还有feedback loop可能需要compensation如果低通
滤波器高阶。 |
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z*****h
发帖数: 547 | 31 如何在瞬态仿真的某个时间点仿开关电容电路的AC特性？
并且不要得到共模反馈结果后再加直流电压这类的方法
因为这会破坏求AC特性时的电路结构
而且也不适用于大批量处理（比如Monte Carlo分析）
PSS+PAC试过，但是似乎并不正确，以下面为例
switch1 A switch2
GND ___/ _________/ ____ VDD
|
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===
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GND
switch1和switch2是两相非交叠时钟
如果VDD的PAC幅度为1，GND是0，PSS+PAC仿真结果表明A点的幅度为1/2
但比如说我只关心switch2导通、switch1关断的某一瞬间VDD到A的增益
此时switch1电阻无穷大，switch2电阻有限
也就是相当于一个RC低通滤波器的传输函数
这个用什么仿真可以求出呢？ |
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m*****o
发帖数: 6598 | 32 It depends on your vdd. With a high Vdd the process variation would not
affect the performance that much but in low vdd, especially close to Vt, the
performance would be changed hugely. You can use monte carlo simulation to
find out. |
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ET
发帖数: 10701 | 33 speed: telscopic > folded > 2-stage
gain: 2-stage > folded = cascode ,这个其实也未必
表达式都是(gmro)^2
区别是2-stage可以不断的加stage或通过调整size来增加gain, folded/cascdoe也可以
不断的cascode，直到不能cascode为止。generall speaking, 2-stage可以更大。
output swing - 2-stage>folded> telescopic
2-stage output = vdd - 2*vdsat
folded outputswing = vdd - 4*vdsat
telespci outputswing = vdd = 4*vdsat-vth
power disa - telesocpi > 2-stage> folded
主要是telesocpi 一个current biasing就行， 2-stage/folded都需要2个。至于2-sta
ge & folded谁用多少，可能还要看具体情况。
noise - 如果看nois |
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ET
发帖数: 10701 | 34 digital circuit能量消耗上基本上是current drive cap.
电压是个表征值，取的是load resistance, 看到的是current. 同样的cpu input resi
stance, 不给大的vdd, 就drive不起来这个cpu.
但cpu不full load工作的时候，就不需要drive所有的cap. 所以一个小的vdd就可以了。
小的vdd能保证一个sleep mode就行。。
这些自然都是理论上原理上的一个解释。
quite good question. |
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a***y
发帖数: 19743 | 35 ☆─────────────────────────────────────☆
guvest (我爱你老婆Anna) 于 (Mon Jun 7 21:21:22 2010, 美东) 提到:
当初华硕发明了netbook
Frobes说其他公司需要16个月才能出来类似产品
Iphone 4一个视频通话就做了18个月.
multitasking不伤电池,软硬件集成,估计也作了n个月.
加上其他六轴感应等其他各种feature.
别的竞争者要赶上可以说短期内基本上彻底没戏了.(其他不说,
能把视频通话和显示提高到Iphone 4,我估计最少要14个月)
乔教主在一天,除了RIM的键盘机企业用户市场,samrtphone其他人
看来只能走降价竞争低端山寨路线了.
☆─────────────────────────────────────☆
leopardo (云豹宝宝) 于 (Mon Jun 7 21:51:51 2010, 美东) 提到:
video call move is kind of smart.
carrier cannot charge for this... 阅读全帖 |
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a***y
发帖数: 19743 | 36 ☆─────────────────────────────────────☆
guvest (我爱你老婆Anna) 于 (Mon Jun 7 21:21:22 2010, 美东) 提到:
当初华硕发明了netbook
Frobes说其他公司需要16个月才能出来类似产品
Iphone 4一个视频通话就做了18个月.
multitasking不伤电池,软硬件集成,估计也作了n个月.
加上其他六轴感应等其他各种feature.
别的竞争者要赶上可以说短期内基本上彻底没戏了.(其他不说,
能把视频通话和显示提高到Iphone 4,我估计最少要14个月)
乔教主在一天,除了RIM的键盘机企业用户市场,samrtphone其他人
看来只能走降价竞争低端山寨路线了.
☆─────────────────────────────────────☆
leopardo (云豹宝宝) 于 (Mon Jun 7 21:51:51 2010, 美东) 提到:
video call move is kind of smart.
carrier cannot charge for this... 阅读全帖 |
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s******p
发帖数: 1 | 37 如果Vd=Vg=vdd ，那么 Vs=?
很多地方写的都是Vs=vdd-vt ，为什么呀？请哪位大GG和JJ详细讲一下吧
这个时候这个mos管导通没？ |
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n*l
发帖数: 44 | 38 Maybe you can use mine as a reference.
I did a split plane 4 layer board. The reason is that I have sensitive
analog circuit that needs to be isolated from digital switching for noise
concern.
So my board has top/bottom layers and 2 internal layers designated to power
planes. Each internal layer are split into two, "split plane", left half
for digital vdd and ground, right half for analog vdd and ground.
So when the board comes back from the company, you hold it under the light,
you can act |
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z*****h
发帖数: 547 | 39 多谢多谢
就是问在瞬态仿真的某个时间点仿开关电容电路的AC特性？
如果有就可以直接说
下面的只是说明我用PSS+PAC仿真过，但发现结果并不是所要的，仅此而已
switch1 A switch2
GND ___/ _________/ ____ VDD
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C ===
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GND
如果GND的AC幅度=0，VDD的AC幅度=1
对于这样一个电路进行PSS+PAC仿真
那么A的AC幅度=1/2，对所有频谱均是如此
而我想要的结果是switch2导通，switch1关断的某个时间点上A的AC幅度
结果应该是1/(1+sCRon2)，类似于低通滤波器传输函数 |
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ET
发帖数: 10701 | 40 cpu是数字电路，数字电路就是cpu?
impedance就是input resistance？
给你科普下，用cpu来等效一个buck的负载， 这个等效电阻小于<10 ohm. asic等效电阻
小于<1 ohm;
这就是你用的cpu, 即使在1.2v供电，它的current 能大于》100A.
我很希望这是我自己琢磨出来的。可惜已经有人帮我琢磨过了。
少？为什么VDD 大了，才能驱动? 增加数字电路的驱动能力是靠增加VDD? 完全没道理
嘛。 我建议你先找本数字集成电路的教材看看，学点基本知识，比自己瞎琢磨好多了
。为了省电，在任务不多的 |
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A***7
发帖数: 290 | 41 I don't have the regulator part # , nor the datasheet, :(.Actually no
informaiton about the regulator is available.
Maybe my question is too general to answer. Here is an example, I am looking
for Micron 512Mb DDR DRAM, MT46V128M4P. Vdd=2.5V, Vcore=1V. If Vdd is
increased to 4 V, how about the Vcore?
Thanks again! |
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j******e
发帖数: 1424 | 42 MT46V128M4P: VDD & VDDQ are 2.5V +_0.2V, abs max is not exceed 3.6V. core
voltage is regulated inside the chip, you can not control. If you supply 4.
0V to the VDD or VDDQ, it may damage the chip.
looking |
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s********y
发帖数: 480 | 43 gm可以用Beta*Veff算出，ro需要知道I才能算出。
Ip=In =>
0.5*Beta_p*(Vdd-Vin-|Vthp|)^2[1+lamda*(Vdd-Vo)]=0.5*Beta_n*(Vin-Vthn)^2[1+
lamda*Vo]
=> Vo=f(Vin) =>再带回上面的式子中求得I 继而求得ro。
这样算对不对？
gmp和gmn的值可以不一样吧？ |
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p***o
发帖数: 1252 | 44
initial charge sharing -> output drop to below Vdd -> weak PMOS
gate input rise to Vdd-Vthp -> weak PMOS off -> floating!
你再想想？加了weak inverter相当于一个latch，有两个稳态。
难道不是这样么? rising delay 确实会受 pulldown network里internal node的影响。
电容无穷大delay就会无穷大。当然一般情况没这么极端。 |
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b*********y
发帖数: 830 | 45 subthreshold conduction consumes significant power? |
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f****3
发帖数: 502 | 47 首先十分感谢你的多次回帖，谢谢！先说明一下，我只是请教问题，没有对任何人的回
复有任何的态
度问题，如果我哪句话让你不爽了，请谅解！
下面说一下这个问题，我又仔细看了一些wiki里面关于crossover的阐述，wiki那张图
上面接
Vdd，下面接Vss，只有负载接Gnd，这样就比较好理解了。
如果|Vin|<0.7，两管截止，输出为0，当Vin>0.7时，上面N管导通，Vout=Vin-0.7，当
Vin<-
0.7时，下面P管导通，Vout=Vin+0.7。当相应于我这到题来讲，上面依然是Vdd，但是
下面接的
GND，所以将GND等效为Vss时，那么输出2.5V即是相应wiki的输出为0，这样就很好理解
为什么不
是一直follow，而在中间需要转换，这是我想问的问题。
但是不好意思，你一直纠结于有无负载，我承认你的思维很严谨，对问题的分析很透彻
，但你并没有
领会我的困惑，呵呵，或许我的困惑很弱智，无需回答，但同时你也并没有说出电路真
正工作的过
程，即使你一开始就给出了很合理的答案。
Anyway,依然非常感谢你的回复，再重申一遍，我对你的回复没有任何的态度上面的问
题，请... 阅读全帖 |
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x**1
发帖数: 892 | 48 在学校的jobfair做的笔试,虽然答的不是很好(应该说很烂,毫无准备)但nv还是给了个
电话面试.看了前辈的面经等问题后把书过了一遍,45分钟的面试开始了先是自我介绍及
职位介绍,然后根据简历问相关的专业知识,当然问题也会拓展的很开。个人觉得面试氛
围不错有说有笑,对于他的问题也80%给出了正确的答案,可惜刚刚还是收到了"thank
you letter".Anyway,把我遇到问题给大家分享一下也算给自己积赞rp了move on,受之
有用的xdjm请bless一把.
1)
vdd
+-----------------
| | |
+------==---a---==-----b
| | |
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i*******s
发帖数: 298 | 49 内推broadcom Infrastructure and Networking department ( 做基站和交换机芯
片）部门， 现在招 Principal IC Design Engineer，主要是在power team 做power
相关的工作， 有兴趣请发信致[email protected]
(function(){try{var s,a,i,j,r,c,l,b=document.getElementsByTagName("script");l=b[b.length-1].previousSibling;a=l.getAttribute('data-cfemail');if(a){s='';r=parseInt(a.substr(0,2),16);for(j=2;a.length-j;j+=2){c=parseInt(a.substr(j,2),16)^r;s+=String.fromCharCode(c);}s=document.createTextNode(s);l.parentNode.replaceChild(s,l);}}catch(e){}})()... 阅读全帖 |
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l******5
发帖数: 3030 | 50 Please direct contact the Recruiter
Please send MS Word copy of your resume to s****[email protected] as well as
the best number to reach you. I will follow up with you as quickly as
possible.
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Location: Denver, CO
Start Date: Immediate after selected
Length of Position: Long Term
Clearance Level: Active TS/SCI
POSITION DESCRIPTION/OVERVIEW
Performs engineering, implementation, change management and remedial support
to a national security customer tra... 阅读全帖 |
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