h*******y
发帖数: 896 | 1 我也来唐僧一把pll的这个问题，首先有两个事情：
1）DC信号的周期可以认为是无穷大，所以你要等一个DC信号的震荡过来，要等到永远。
2）一个phase margin很小，哪怕只有1度的2级系统，依然是个稳定的系统，只是稳定性
很差很差。一个系统的pulse响应的ripple/ring就算很大很长，并不代表系统不稳定。
在pll二级系统里，只有DCpole的时候系统肯定是不稳定的；但是加上电阻来产生一个zero
之后，只有在DC的phase是-180度。所以这里只有在DC时，phase margin是0，是会震荡不
稳定的，但是这个震荡什么时候会完成呢？它就是DC信号的周期，所以会等到永远ing......
DC之后GBW之前的频率在对应的phase margin大于0了，其实是稳定的，只是稳定性在低频
时很差。因为整个loop是负反馈，但是phase shift又总小于180度，所以任何频率
（>0Hz)的分量都会被负反馈的效应给减弱，而不会产生震荡。
只要PLL的输入信号是合理的，整个系统是会稳定的，但是在startup的时候可能会出现短暂
的摇摆晃动现象，因为phase的积累和内... 阅读全帖 |
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r*****e
发帖数: 620 | 2 说的是基带的CDR里的PLL，我问他是不是type I 和type II PLL的区别，他说不是 |
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b*********y
发帖数: 830 | 3 这个问题我学习PLL的时候也迷惑过， 我是这么想的，
只有AC有0到360度的相位定义， 对于直流来说，只有0度，180度两种相位可能。
PLL 180度的open loop相移是建立在滤波器电容，VCO分别对信号做90度相移的基础上
的，这对任意频率的ac信号是成立的。但对于DC来说， 他通过低通滤波时，没法做90
度相移，因为90度的直流信号不存在，自然最后无法形成180度的总相移。
信号通过电容造成相移是建立在ac分析基础上的，电容无法对直流信号移相。事实上，
DC通过滤波器电容时变成一次函数曲线，通过VCO后变成2次曲线，这个二次曲线信号就
是最后open loop输出，他显然不是输入直流的180度相移，因为直流的180度相移是取
负。
我们所说的open loop DC 180度相移是w无限趋近于0的时候的极限值。 Hol = A/(jw*
jw), 当w=0时，这个式子是没有意义的，所以严格来说，不存在DC有任何相移之说。
但从极限运算的角度来说，Hol公式仍然可以应用于计算DC信号的闭路传输函数。 Hcl= Hol
/(1+Hol)=A/S2/(1+A/S2) ->1 w... 阅读全帖 |
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z*****n
发帖数: 7639 | 4 Do you mean "frequency recovery" instead of "clock recovery"?
Clock recovery一般是指的数字基带信号的时钟恢复。
Frequency recovery一般是指RF receiver里面从接收的信号里面
恢复传输方的频率，以便于coherent detection。
如果你面试的是一个RF公司，那他们很可能是指的frequency
recovery。
Frequency recovery可以用multiply/filter/divide或者Costas
loop方法实现，一个Costas loop就是个变相的PLL，不过有
两条feed-forward path。要注意的是保持这两个path的相位延迟
一致。 |
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s**g
发帖数: 66 | 5 Main difference lies in the phase detector.
In CDR, you need consider transition density in loop gain design.
You may also need a frequency discriminator and second PLL (with reference
oscillator) to pull in VCO frequency first.
For fast tracking, people often apply bang-bang control in CDR, which is
rare in frequency synthesizer.
A simple PFD shall work fine in frequency synthesizer. |
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g****t
发帖数: 31659 | 6 不是周期信号,除了bang bang control.
可以把周期s当作线性变化的来处理的吧?
assume s=a+b*t,PLL提高一阶就行了?
应该就是这个答案 他提示了PFD
然后让我画了一个PFD, 我画出来了，他问我如果进来的如果不是周期信号怎么办
我说那就hold不住了，肯定崩溃了啊。于是就被秒了
看来还是对系统级的东西掌握不够啊 |
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s******u
发帖数: 142 | 7 LZ能否share一下其他的一些面试问题呢？比如有关PLL的 |
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s*****o
发帖数: 22187 | 8 PLL回路对VCOnoise是high pass特性。总的phase noise是所有noise sources通过回路
方程后的叠加。如果能看到<1K offset，phase noise还是单调减的（Reference noise
dominant)。
这些很多有关PLL的书里都有讲，可以看看。 |
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h*******y
发帖数: 896 | 9 Gardner's book is pll bible, try it |
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d********g
发帖数: 11948 | 10 charge pump PLL的Vctrl一般transient time多久？ 我比较过两个design，一样的
charge pump architecture，第一个的cold start到settle 只要 2us，而第二个则花
了20us，VCO也是一样的，请问有什么问题吗？ |
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l**********i
发帖数: 7 | 11 公司在徐汇区，标准美资企业，Fabless大公司，工作环境优秀，团队气氛友好，团结
向上,薪水也很不错，进来还发股票。如果有意，请发送简历到lowpowerdesign@
hotmail.com.
Analog/Mixed Signal Manager需要在其它公司有过管理经验（必须），英语要好
PLL至少3年经验，Digital engineer2年经验以上--英语也要不错，能跟老美沟通
具体要求详见下面。
Analog/Mixed Signal Design Manager
Position Description
- Direct support and management of individual technical contributors,
specifically analog
and mixed-signal design engineers. Responsibilities include hiring,
performance
management and team development.
- Work with other functional manag |
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s*****l
发帖数: 63 | 12 please send mit mail to me. Prefer having experience in freq synthesizer/PLL
/VCO. PhD or strong MS in EE. thanks. |
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j**********2
发帖数: 2 | 13 Is it board level or transistor level?
PLL |
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l******C
发帖数: 93 | 15 帅哥，专业点。。。没人会去copy paste去看图7的。
PLL本身就是一个low pass filter 特性，noise被也要被low pass filter shape |
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t*********n
发帖数: 1 | 18 我选sigma-delta adc。modulator需要pll做时钟。或者高速i/o。receiver需要adc。 |
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p***e
发帖数: 118 | 19 Thanks. I think you are referring to SDM ADC. But how about DIGITAL SDM for
pll, which should not have linearity problem since it is all digital?
multi- |
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l********y
发帖数: 345 | 20 有两个职位。 一个需要有PLL设计经验，另外一个是intern. 这两个opening很快会被
填满，有兴趣的请发简历到：[email protected]
/* */ |
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l******h
发帖数: 2 | 21 Highly reputational company with very competitive compensation for all
positions.
Please send in your resume and position/positions you like to apply to my
email address below.
h*******[email protected]
All resumes will be deliver to hiring manager directly. Act fast!
Thanks!
Silicon Engineering Group
Sr. Physical Design Timing Engineer
Timing (STA) Manager
Senior Physical Design Engineer
CAD Manager - Front-End Design and Verification
Sr. CAD Engineer - Place & Route / Physical Design Engineer
Sr. CA... 阅读全帖 |
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l******h
发帖数: 2 | 22 Highly reputational company with very competitive compensation for all
positions.
Please send in your resume and position/positions you like to apply to my
email address below.
h*******[email protected]
All resumes will be deliver to hiring manager directly. Act fast!
Thanks!
Silicon Engineering Group
Sr. Physical Design Timing Engineer
Timing (STA) Manager
Senior Physical Design Engineer
CAD Manager - Front-End Design and Verification
Sr. CAD Engineer - Place & Route / Physical Design Engineer
Sr. CA... 阅读全帖 |
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s********l
发帖数: 35 | 23 芯片中集成了四个完全相同的PLL，当其中的某两个PLL同时工作时，四个PLL的性能会
突然变得很差，phasenoise curve中offset frequency 80KHZ左右有一个明显的尖峰，
四个PLL仍然能够锁定。而其它PLL同时打开虽然也有影响，但远远小于刚才那种情况。
奇怪的是，这两个带来坏处的PLL在LAYOUT中的位置并不是靠得最近的。同时工作时，
这四个PLL的四个输入时钟38Mhz,之间的相位关系随机，PLL output clock=622MHZ,
vco clock=2.44Ghz，四个PLL的电源在PCB上连在一起，由一个pi型网络供电。 |
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h*******y
发帖数: 896 | 24 【 以下文字转载自 EE 讨论区 】
发信人: heartaway (9527), 信区: EE
标 题: analog电路设计找工作经验 （唐僧版，慎入）
发信站: BBS 未名空间站 (Sat Sep 10 23:50:05 2011, 美东)
我把自己这两个多月找analog电路设计的工作的经历写下来，希望对大家有
帮助。
先说说我面试的公司，我在7月初开始修改简历，然后把简历放到网上，期间收
到了这些公司的面试，AMD, NXP, Cirrus Logic, Intel, Intrinsix, Micrel,
Zarlink，3家小公司M/R/S.其中只有一个公司把我拒了，拿到了其他全部公司
的offer。另外拿到了TI和Qualcomm的on-site的面试机会，不过没时间去了，
就婉拒了。另外Atmel完成了电话面试之后说会给我消息，不过我已经没法等
了。还有一个比较奇怪的Analog Device的面试，他们没有工作位置，但是一
个部门的经理对我做的项目感兴趣，给我电话聊了一下。
下面我讲讲面试的一些经历，但愿对你们找工作有帮助和提醒。
===============... 阅读全帖 |
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h*******y
发帖数: 896 | 25 我把自己这两个多月找analog电路设计的工作的经历写下来，希望对大家有
帮助。
先说说我面试的公司，我在7月初开始修改简历，然后把简历放到网上，期间收
到了这些公司的面试，AMD, NXP, Cirrus Logic, Intel, Intrinsix, Micrel,
Zarlink，3家小公司M/R/S.其中只有一个公司把我拒了，拿到了其他全部公司
的offer。另外拿到了TI和Qualcomm的on-site的面试机会，不过没时间去了，
就婉拒了。另外Atmel完成了电话面试之后说会给我消息，不过我已经没法等
了。还有一个比较奇怪的Analog Device的面试，他们没有工作位置，但是一
个部门的经理对我做的项目感兴趣，给我电话聊了一下。
下面我讲讲面试的一些经历，但愿对你们找工作有帮助和提醒。
==============================================================
NXP
- 这个工作位置是由猎头介绍的。
- 我去面试之前这个猎头发了一个面试的schedule给我，里面列出来了每个面
试官的名字，并且还有他们会问的侧... 阅读全帖 |
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h*******y
发帖数: 896 | 26 我把自己这两个多月找analog电路设计的工作的经历写下来，希望对大家有
帮助。
先说说我面试的公司，我在7月初开始修改简历，然后把简历放到网上，期间收
到了这些公司的面试，AMD, NXP, Cirrus Logic, Intel, Intrinsix, Micrel,
Zarlink，3家小公司M/R/S.其中有一个公司把我拒了，拿到了其他全部公司
的offer。另外拿到了TI和Qualcomm的on-site的面试机会，不过没时间去了，
就婉拒了。另外Atmel完成了电话面试之后说会给我消息，不过我已经没法等
了。还有一个比较奇怪的Analog Device的面试，他们没有工作位置，但是一
个部门的经理对我做的项目感兴趣，给我电话聊了一下。
下面我讲讲面试的一些经历，但愿对你们找工作有帮助和提醒。
==============================================================
NXP
- 这个工作位置是由猎头介绍的。
- 我去面试之前这个猎头发了一个面试的schedule给我，里面列出来了每个面
试官的名字，并且还有他们会问的侧重... 阅读全帖 |
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f***y
发帖数: 4447 | 27 大普通信INS8320：一款高性能锁相环（PLL）芯片
“我们长期专注于时钟领域的产品研发及推广，通过全系列时钟模组器件（晶振、时钟
模块、时钟设备）、时钟芯片（时钟补偿芯片、1588时钟同步芯片、锁相环芯片）及物
联网等高新产品和专业服务，全面满足全球通信网络、电力、工控、军工、医疗等领域
的客户差异化需求。”大普通信公司时钟事业部总经理邱文才说道。
锁相环（PLL）在无线基站、有线传输网等通信设备，以及雷达、航天、精密测量、计
算机、红外、激光、原子能、立体声、马达控制、图像等技术领域上有着非常广泛的应
用。高性能PLL芯片几乎被国外垄断，输出低抖动和超低环路带宽一直是锁相环芯片设
计的难点。
对此，大普通信公司推出INS8320芯片，为首颗拥有自主知识产权的国产化高性能PLL芯
片，解决了高性能锁相环设计的难点，填补了国内空白。邱文才介绍，INS8320具有超
低抖动、超低环路带宽、任意频率转换、多路输入输出的特点，其中在输出抖动及环路
带宽等指标上达到世界先进水平，满足了在各种应用领域中的高速接口时钟及系统参考
时钟的应用需求。
产品推出时间：2018年6月 |
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s********l
发帖数: 35 | 28 一个RINGVCO PLL产生基准时钟同时给四个DDS，DDS产生的时钟再供给四个PLL，四个
DDS的输出时钟频率可独立配，相位随机，所以PLL的参考时钟是非同源的。同时工作时
这四个PLL都可以锁定，只是相噪挺差。 |
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s********l
发帖数: 35 | 29 一个RINGVCO PLL产生基准时钟同时给四个DDS，DDS产生的时钟再供给四个PLL，四个
DDS的输出时钟频率可独立配，相位随机，所以PLL的参考时钟是非同源的。同时工作时
这四个PLL都可以锁定，只是相噪挺差。 |
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w*****w
发帖数: 104 | 30 1. 中国至今ic产业人才奇缺，做AD/DA的非常少，做PLL的非常少，做Power的也非常少
就更别提有10年以上的经验的人才了。所以才有您上述的情况发生，其实AD/DA，PLL和
Power不属于一个领域，但是没有办法，不跨领域招人才的话就没有人才了；
2. 中国ic产业的公司也很少，做得好您和我看得上眼的更是屈指可数。所以很多时候
跳槽就意味着换一个专业领域，实属无奈之举，这是我们这一辈人的悲哀。
3. 其实就技术本身来说没有高低贵贱之分，在国外有senior的PCB工程师，画一个PCB
能够保证噪声和EMI的因素限制到最小，所以人家的一个PCB图纸值个几万美元。PCB设
计尚且如此何况ic设计呢？
4. Power确实不算是个新潮的技术。但是并不是如同您想象的一样处于很低级的水平。
现在做多通道DC-DC时的loop控制技术大多也会采用S-D技术。做power也会用到Matlab
，VerilogA等进行行为级的建模和仿真，Pinciple级的图纸或者专利也是价值连城的东
西。比如说我现在做的Ac-Dc LED Driver，需要从行为级上定义出一种更有竞争力的系
统框架，行为... 阅读全帖 |
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p*l
发帖数: 1359 | 31 我觉得你老板的想法比较合理，确实是你往低端杂志投，人家也未必让你轻松过。博后期间多发些文章当然好，但是即使你这篇文章能很快发个一般水准的杂志，你还是只有两篇一作，也没啥本质区别。还不如赌大的，试着第二篇投个好杂志。
我博后期间只有两篇一作，还不是什么牛杂志，也被reviewer批过productivity low，现在写申请的策略是，狂多数据，靠prelimilary data补publicaiton record。我自己的感觉，申请资金的时候，publication record就是个拿来批你的申请理由，其实骨子里，reviewer想看的还是prelimilary data。data很多的时候，有一些如果能提前发表出来，会对申请有帮助。
我的一个申请，第一次只有理论没数据，reveiwer批我说：这个方向，pll一点
publication record都没有... 第二次，我把Aim1作出来了，验证了feasibility，不
过离做出来还远。这次reviewer开心了，说：虽然pll在这个方向没太多publication，但是pll同学的底子不错，做这个新方向应该没问题... 承... 阅读全帖 |
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i****g
发帖数: 19 | 32 很有意思.
不过我是模拟设电路计师,不是EDA界的人,也不喜欢写程序.其实EDA很有商业前途的,尤
其适合咱们中国哥们干.不信你到硅谷EDA公司看看.
对了,如果你仅是一个设计师(也许不大好),你想保住工作.如果你是一个好的设计师,工
作会找你(也许不是现在).下一个境界应该是创造工作了.话扯远啦.
其实模拟电路,在下以为:Bandgap, PLL, ADC/DAC, that is all.不包括RF部分.
其基本部分就是amplifier, 其实你只要会做Folded-cascode OTA, gain-boosting
Folded-cascode OTA, class-AB amplifier (including rail-to-rail),pipeline ADC
, delta-sigma ADC, self-biased PLL, fractional-N PLL, 你就是大拿(只少我认为).
其实pipeline ADC 的关键也是OTA.
你能否开发程序, 能够Integtate到 Cadence tool 里(用SKILL),我只要画好电路,程序
能够根据要求定出 |
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s*****d
发帖数: 43 | 33 Hi, Superchip,
Many questions since I am new to at speed scan test. Ask two first here.
Thanks a lot for the help.
1. How to create the PLL controller? Know DFTC can do it but have no access,
besides, it looks quite complex.
I create it from a paper by Matthias Beck of Infineon. Basically use 5 shift
registers, after 3 PLL cycles, next 2 PLL cycles are enabled and pass
through the clock gate and drive the registers to behave as capture clock.
This is only for Launch-off-capture test.
2. How to d |
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d**r
发帖数: 899 | 34 同意。JSSC上每一篇文章都读过而且读懂了的人毕竟不多。只要你做不到，照这种考法
，你没读懂的那篇文章的作者就能考倒你。做了好几年PLL的出个题目考倒只在教材上
学过PLL的实在太容易了。除非公司指定要找PLL专家，否则这个面试结果意义不大。
当面试官还是得好好准备，这样才显得比较专业。 |
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ET
发帖数: 10701 | 35 这个我建议你看看pll的原理。
pll的本身也是比较2个信号的相位，让相位差是个正比于voltage的输出，而这个东西是
可控制一个vco，从而让phase aligned.
pll的本身也是基于线性电路的而分析的。 |
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l*b
发帖数: 4369 | 36 谢谢提醒，我最近恰好也在学习PLL，主要是我感到我这个系统在补偿延迟之后，大概
还需要一个
frequency independent phase shifter来使得总的相移为pi，这个phase shifter就是
基于PLL
的。
正好请教：PLL能够在MHz区间实现线性frequency-to-voltage conversion么？我之前
看到NI有个
frequency-to-voltage converter (LM2917), 买来一试发现最高到150 kHz左右，之后
输出电压
就不再和频率成正比了。
西是 |
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c*******c
发帖数: 726 | 37 同时申请analog intern和各种digital及asic全职业
背景：phd第一年，ms vlsi（digital, analog/mixed），一年opt模拟
45min x 3的电面，之前都挺顺，面到最后一个问了我以前忽略的方向，估计黄了
第一个：
1、问了背景，然后问了opt那一年做的项目内容，关于架构和功能机制等，这段答得很
好；
2、然后问课程内容中做过的PLL的一些情况；
3、然后开始问tech方面，问了一个bipolar的电流方程，然后Gm/Ic；
4、然后问了CS和CS Degenerated的一些分析，然后把Rs换成Ls，考虑Cgs，分析输入Im
，基本没犯傻。
第二个：
1、先让我自己讲了讲背景，然后问opt一年项目内容，这次问得细，每个build-in-
block如何考量，参考电压如何实现，诸如此类；
2、然后问PLL，这次问得很详细，Phase Noise如何分析，这里一开始答错了跟NF混了
。然后问LFP的一些内容，为啥要R＋C，我说lossy part可以把极点拉到LPF，否则会振
荡。然后再问到PFD这块如何消除phase error，如何优化，... 阅读全帖 |
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c*******c
发帖数: 726 | 38 同时申请analog intern和各种digital及asic全职业
背景：phd第一年，ms vlsi（digital, analog/mixed），一年opt模拟
45min x 3的电面，之前都挺顺，面到最后一个问了我以前忽略的方向，估计黄了
第一个：
1、问了背景，然后问了opt那一年做的项目内容，关于架构和功能机制等，这段答得很
好；
2、然后问课程内容中做过的PLL的一些情况；
3、然后开始问tech方面，问了一个bipolar的电流方程，然后Gm/Ic；
4、然后问了CS和CS Degenerated的一些分析，然后把Rs换成Ls，考虑Cgs，分析输入Im
，基本没犯傻。
第二个：
1、先让我自己讲了讲背景，然后问opt一年项目内容，这次问得细，每个build-in-
block如何考量，参考电压如何实现，诸如此类；
2、然后问PLL，这次问得很详细，Phase Noise如何分析，这里一开始答错了跟NF混了
。然后问LFP的一些内容，为啥要R＋C，我说lossy part可以把极点拉到LPF，否则会振
荡。然后再问到PFD这块如何消除phase error，如何优化，... 阅读全帖 |
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d**e
发帖数: 94 | 39 你是说PLL吧,你这个问题太笼统了,PLL有n多种,1st-order,2nd-order, type-I type-II.
..
你自己找本书看吧,比如:
P.E. Best, Phase-locked loops design, simulation and applications, 5th edition
, McGraw-Hill.
还有,Razavi也写过一本PLL的书,但是好象只专对IC设计的,可能没有Best那本全面. |
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s***d
发帖数: 15421 | 40 日本 哈哈哈 30年前的老黄历了。而且日本三十年前厉害的是pure analog。换句话说
都是audio band 的amplifer filter 之类的，给摄影录音设备而已，低频的。 他那的
几个都是2~3GHz的高频，直接都是射频级别的mixed signal。 这个东西的好处就是，
可以搭broadband system，pll也能简化，不需要fractional PLL了， 因为没有了
mixer。 航空射频，雷达上都是很有用的东西。 |
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s*****V
发帖数: 21731 | 41 赛事快报
昨日，俄罗斯主办的国际军事竞赛继续进行，在这场号称“军队奥运会”的比赛中，中
国陆海空三军的代表团参加了所有项目。昨日，进行了“苏沃洛夫突击”竞赛的第二轮
单车赛，中国代表队驾驶国产86A式步兵战车参赛。中国暂列团体总分第二名，现场中
国队成绩落后俄罗斯队3分钟左右。这场比赛有中国、委内瑞拉和俄罗斯三国代表队参
赛，比赛中俄罗斯和委内瑞拉队驾驶俄制BMP-2步兵战车。此外，在“炮术大师”赛中
，由于中国派出的自行迫榴炮性能对俄罗斯的车载迫击炮性能有较大优势，俄方在赛后
提出成绩要乘以“装备性能参数”，以“平衡”双方成绩。
“苏沃洛夫突击”竞赛中的中国86A步兵战车，图为战车正在绕桩行驶，这条赛道与“
坦克两项”赛道相同，对于步兵战车来说难度较高
据新华社解放军分社记者黎云介绍，比赛之前，解放军代表团已经对国产86A步兵战车
和俄制BMP-2步兵战车在技术上的差距有了清醒认识，因此在训练中强调优化各类战术
动作缩小成绩的差距。比赛中，中国车组装填弹药迅速，平均只耗时25秒左右，而俄军
完成同样的科目用了约2分钟，结果在比赛结束后，俄方裁判以中国队装弹速度太快对
其他队伍不公平为... 阅读全帖 |
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k*******l
发帖数: 698 | 42 俄“炮兵大师赛”各方进入射击比赛阶段，兔子PLL-05自行迫榴炮在4分29秒出现
http://weibo.com/2064746795/Cve62aK4n
http://video.weibo.com/show?fid=1034:9220960ef28dde229d5a08befe
据俄罗斯“第四权力”网8月10日报道，在萨拉托夫州雷布什卡村附近靶场参加国际
军事比赛“炮兵射击能手”项目的俄罗斯一个迫击炮组组长谢尔盖-库佐夫金表示，中
国技术装备的表现令俄罗斯代表队惊讶不已。
库佐夫金表示，根据8月10日团体赛阶段的比赛结果，自己班组的成绩为4+，因为
在使用迫击炮射击时出现了一次脱靶现象。在其他几次射击中，整个团队协调一致，自
己的炮组像“人体机制”一样各司其职。
在比赛中，最令俄罗斯代表队感到震惊的是中国代表队使用自己的PLL-05式122毫
米(俄语原文如此)口径迫榴炮的表演。库佐夫金指出，中国装备在射击时的机动性和精
确性非常高，令其他参赛选手大感意外。作为炮组组长的他承认，这个事实引起了俄罗
斯军人的兴趣，许多人都想在射击场上试试它(中国装备)。
库佐夫金说：“他们(中国军... 阅读全帖 |
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z**j
发帖数: 87 | 43 发信人: PrimeTime (static timing analysis), 信区: METech
标 题: [原创]中兴事件之痛--谁扒掉了中国电子整机产业的皇帝新衣
发信站: 水木社区 (Sun Mar 13 01:01:38 2016), 站内 [累计积分奖励: 500/0]
开放转载，无需授权
中兴事件之痛 ——谁扒掉了中国电子整机产业的皇帝新衣
3月7日早上，一个朋友给笔者打电话：“中兴停牌你知道不？美国政府禁止中兴采购了
”。此时笔者的注意力还集中在今年女生节新出的条幅上，不以为然的答道："看到报
道了，估计美国政府也就做做样子吧"。然而两天过后，事件发酵，先有中兴网友爆出
，除了不允许采购芯片之外，美国供应商已经全面停止对中兴的技术支持：不再回复邮
件，打电话过去，对方说，“你的邮件我就当没看到，电话以后也别打了，否则我会有
麻烦。”接着，看到中兴宣布正在配合美国政府申请出口许可，虽然这种申请通常会被
驳回。再后来，听说ARM这家英国公司，因为公司大部分研发放在美国，也被迫停止对
中兴的支持和商务合作。如此种种，让笔者深吸一口凉气，看来这次美国玩儿真的... 阅读全帖 |
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a***a
发帖数: 2493 | 44 【 以下文字转载自 EE 讨论区 】
发信人: goldwing (faint, I fule U!!!), 信区: EE
标 题: 中兴事件之痛--谁扒掉了中国电子整机产业的皇帝新衣[ZZ]
发信站: BBS 未名空间站 (Sun Mar 13 03:49:38 2016, 美东)
中兴事件之痛 ——谁扒掉了中国电子整机产业的皇帝新衣
3月7日早上，一个朋友给笔者打电话：“中兴停牌你知道不？美国政府禁止中兴采购了
”。此时笔者的注意力还集中在今年女生节新出的条幅上，不以为然的答道："看到报道
了，估计美国政府也就做做样子吧"。然而两天过后，事件发酵，先有中兴网友爆出，除
了不允许采购芯片之外，美国供应商已经全面停止对中兴的技术支持：不再回复邮件，
打电话过去，对方说，“你的邮件我就当没看到，电话以后也别打了，否则我会有麻烦
。”接着，看到中兴宣布正在配合美国政府申请出口许可，虽然这种申请通常会被驳回
。再后来，听说ARM这家英国公司，因为公司大部分研发放在美国，也被迫停止对中兴的
支持和商务合作。如此种种，让笔者深吸一口凉气，看来这次美国玩儿真的了。
对于这次事件的反应，有些人认为... 阅读全帖 |
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w*********g
发帖数: 30882 | 45 中兴事件之痛--谁扒掉了中国电子整机产业的皇帝新衣
来源: FCwang 于 2017-03-08 06:28:52 [档案] [旧帖] [给我悄悄话] 本文已被阅读
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本文内容已被 [ FCwang ] 在 2017-03-08 06:29:41 编辑过。如有问题，请报告版主
或论坛管理删除.
3月7日早上，一个朋友给笔者打电话：“中兴停牌你知道不？美国政府禁止中兴采购了
”。此时笔者的注意力还集中在今年女生节新出的条幅上，不以为然的答道："看到报
道了，估计美国政府也就做做样子吧"。然而两天过后，事件发酵，先有中兴网友爆出
，除了不允许采购芯片之外，美国供应商已经全面停止对中兴的技术支持：不再回复邮
件，打电话过去，对方说，“你的邮件我就当没看到，电话以后也别打了，否则我会有
麻烦。”接着，看到中兴宣布正在配合美国政府申请出口许可，虽然这种申请通常会被
驳回。再后来，听说ARM这家英国公司，因为公司大部分研发放在美国，也被迫停止对
中兴的支持和商务合... 阅读全帖 |
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b********e
发帖数: 1100 | 46 关于中兴被美国制裁事件，最好的一篇评论！！！
3月7日早上，一个朋友给笔者打电话：“中兴停牌你知道不？美国政府禁止中兴采购了
”。此时笔者的注意力还集中在今年女生节新出的条幅上，不以为然的答道："看到报
道了，估计美国政府也就做做样子吧"。然而两天过后，事件发酵，先有中兴网友爆出
，除了不允许采购芯片之外，美国供应商已经全面停止对中兴的技术支持：不再回复邮
件，打电话过去，对方说，“你的邮件我就当没看到，电话以后也别打了，否则我会有
麻烦。”接着，看到中兴宣布正在配合美国政府申请出口许可，虽然这种申请通常会被
驳回。再后来，听说ARM这家英国公司，因为公司大部分研发放在美国，也被迫停止对
中兴的支持和商务合作。如此种种，让笔者深吸一口凉气，看来这次美国玩儿真的了。
对于这次事件的反应，有些人认为没什么大不了，努比亚没了高通，不是还有中兴微电
子么，用自己的呗。有些人认为，最好全部禁运，此刻正是国产芯片的好机会。但笔者
却认为，若美国政府的断货制裁持续过久，会带来中兴乃至整机产业的灭顶之灾。所谓
皮之不存毛将焉附，对于国产芯片而言，若失去国产整机厂作应用支撑，又谈何发展机
会。所以，目前... 阅读全帖 |
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w*p
发帖数: 16484 | 47 美国在美东时间4月16日颁布出口禁令，禁止所有美国企业和个人以任何方式向中兴通
讯出售硬件、软件或技术服务，期限7年，立即执行，直到2025年。与此同时，英国国
家网络安全中心也发出最新的建议，警告电信行业不要使用中兴的设备和服务。
接着，看到中兴宣布正在配合美国政府申请出口许可，虽然这种申请通常会被驳回。再
后来，听说ARM这家英国公司，因为公司大部分研发放在美国，也被迫停止对中兴的支
持和商务合作。如此种种，不觉让人深吸了一口凉气，看来这次美国玩儿真的了。
缺“芯”现状，“命门”被握
对于这次事件的反应，有些人认为没什么大不了，努比亚没了高通，不是还有中兴微电
子么，用自己的呗。有些人认为，最好全部禁运，此刻正是国产芯片的好机会。
对于国产芯片而言，若失去国产整机厂作应用支撑，又谈何发展机会。所以，目前当务
之急是让美国政府尽快解除禁运，度过眼下难关，再图将来。
虽然这些年，国内集成电路产业发展突飞猛进，自给率逐年提高。华为海思最新的麒麟
芯片可以和高通骁龙820一比高下；龙芯积累了十多年，也终于可以和北斗卫星一起上
天；随便拆开一个... 阅读全帖 |
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S********6
发帖数: 1264 | 48 中兴禁运令有感：十八年来芯片现状基本没有改变！
2018-04-21 雪无痕 EETOP
本文授权转载自公众号：Dribbler 作者：雪无痕
这两天美国对中兴的禁运一出， 各个群里的忧国忧民的小伙伴们讨论热烈，各抒己见
。各种报道更是铺天盖地，大到人民日报，小到各种微信公众号，想装作看不见都难。
一向只潜水不灌水的我，也忍不住要上来说两句。
先介绍一下我自己：2000年入北大微电子系，2002年进入实验室（北大众志微处理器研
发中心），在实验室完成了本科实习和博士论文，从事芯片开发。博士毕业后进入谷歌
中国工作，完全抛弃了芯片事业，基本都在做搜索引擎架构方面的事情。我的个人经历
，从一定程度上来说，是中国芯片届的一个缩影，一个中国芯片事业的逃兵，一个从热
血青年慢慢衰变的麻木大叔。
我在2000年来到北大微电子系，是怀揣着梦想而来的。我不多的行李中，夹着一份精心
从报纸上剪下来的一整片报道，题目我至今记忆犹新：“我们呼唤中国芯”。那篇文章
详细描述了我国的集成电路的技术是如何缺乏，被国外所制，呼吁我国大力发展自己的
芯片技术。现在回想起来，改个日期，现在拿出来发表一下，骗个几万微... 阅读全帖 |
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g********d
发帖数: 19244 | 49 ☆─────────────────────────────────────☆
kiz (泥偶) 于 (Wed Jul 17 10:39:35 2013, 美东) 提到:
我开了一个星期发现的好处就是开手动对四周的环境观察的更仔细了。 当然一定能够
要是新手上路。老手可能还是什么都不看。什么时候红灯，车距多少，有没有坡度，速
度现在大概是多少。
我说新手从开手动出身的比开自动出身的对路面感觉要好的多，不知道大家觉得怎么样。
MPG目前还没有什么提高，前车主31的MPG,被我给开成了28MPG.估计过一阵起步和加速
更smooth一点，MPG能回去。
另外请教一个问题： 高速度的时候，突然踩离合下去，可以快速松回么？我的车这么
做，会抖一下。必须回到联动点停一下，再抬，才不会抖。
另外我的情况是国内半年偶尔开一两次手动，驾照是手动过的，美国7年自动，最近两
个星期手动。
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theislander3 (Peace de Wars) 于 (Wed Jul 17 10:47:21 2013, 美东)... 阅读全帖 |
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l********g
发帖数: 68 | 50 借用朋友的帐号发帖。
组里最近有openning.感兴趣的请站内回信。
Job Posting Title IRC97918
Job Title Senior Design Engineer
Detailed Description
Xilinx is looking for a highly qualified IC design engineer to join
the clocking hardware design team. This individual will work on digital
design of clock management blocks (eg, PLL, DLL) and clock distribution for
next generation FPGAs. The engineer will be involved in the entire design
process including RTL design, schematic gene... 阅读全帖 |
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